EDA技术及应用实训报告.doc

桂林电子科技大学信息科技学院
《EDA技术及应用》实训报告
学 号
姓 名
指引教师：覃琴
4 月 29 日
实训题目：数字日历电路

1 系统设计
设计规定
设计任务
（1）用Verilog HDL语言设计出可以在EDA实训仪I/O设备和PLD芯片实现数字日历。
（2）数字日历可以显示年、月、日、时、分和秒。
（3）用EDA实训仪上8只八段数码管分两屏分别显示年、月、日和时、分、秒，即在一定期间段内显示年、月、日（如0101），然后在另一时间段内显示时、分、秒（如），两个时间段能自动倒换。
（4）数字日历具备复位和校准年、月、日、时、分、秒按钮，但校年和校时同用一种按钮，即在显示年、月、日时用此按钮校年，在显示时、分、秒时则用此按钮校时。
（5）体现创新某些
性能指标规定
1）数字电路可以在一定期间内显示切换功能，并且能手动校准年月日和时分秒
2）具备复位和进位功能
3）能起到提示作用，如闹钟或亮彩灯等。
设计思路及设计框图


1） EDA实训箱上功能有限，可以用到有8支数码管和12个lED灯。年、月、日和时、分、秒可以通过数码管显示，年月日和时分秒切换可以通过拨动开关控制，校正可以通过按键实现。
2）输入秒脉冲由DEA实训仪上20MHZ晶振通过度频得到，秒脉冲通过60分频后产生1分钟脉冲信号，在通过60分频后产生1小时脉冲信号，最后进行24分频，得到1天脉冲送24进制 cout输出。在将两个60分频和一种24分频输出送到送到数码管译码器输入端，得到24小时计时显示成果。由此得到数字日历计时器模块。

20MHZ晶振
显示屏
显示屏
显示屏



分
频
器
输
入
电
路
六十进制计数器（分）
六十进制计数器（分）
二十四进制计数器（时）
cout cout
cout
Cout coutco
秒脉冲



校时电路

2 各个模块程序设计
1HZ秒脉冲分频模块元件符号
,设计一种输出频率为1HZ秒脉冲。图1是1HZ秒脉冲分频模块元件符号

图1 1HZ秒脉冲分频模块元件符号
图2是cnt24与cnt60模块设计元件符号
图2 cnt24与cnt60模块元件符号
图3是计时器设计原理图
clk秒时钟输入端，clrn清除输入端，低电平有效；jm、jf 、js分别是校秒、校分和校时输入端，下降沿有效；qm[7..0]、qf[7..0]和qs[7..0]分别是秒、分、和时输出端；cout是“天”脉冲输出端。

数字电路原理图涉及涉及计时器模块（jsq）、年月日模块（nyr）、控制模块（cour）、校时选取模块（xs_6）、显示选取模块（mux_16）和流水灯（LED）提示模块。图4是数字日历设计原理图。
图4是数字日历设计原理图

图5是控制模块元件符号
图5 控制模块元件符号
clk是1s时钟输入端;k1和k2是控制输入端，k是控制输出端。k1k2=00或11时是自动显示模块，控制数码器用8s钟时间显示年月日8s显示时分秒，k1k2=01时仅控制显示时分秒，同步用j1、j2、j3校秒、校分和校时，k1k2=10时，仅显示年、月、日，同步用j1、j2、j3校年、校月和校日。

校时选取模块元件符号如图6所示。k是控制输入端，k=0是,控制将校时按钮j1、j2和j3信号分别分别送到计时器模块jm、jf、js,k=1时校时按钮j1、j2、j3信号分别送到年月日模块jr、jy