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FPGACPLD数字电路设计经验.doc


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FPGA/CPLD数字电路设计经验分享
摘要:在数字电路设计中,时序设计是一种系统性能重要标志,在高层次设计办法中,对时序控制抽象度也相应提高,因而在设计中较难把握,但在理解RTL电路时序模型基本上,采用合理设计办法在设计复杂数字系统是行之有效,通过许多设计实例证明采用这种方式可以使电路后仿真通过率大大提高,并且系统工作频率可以达到一种较高水平。
核心词:FPGA 数字电路 时序 时延途径 建立时间 保持时间
1 数字电路设计中几种基本概念:
建立时间和保持时间:
建立时间(setup time)是指在触发器时钟信号上升沿到来此前,数据稳定不变时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器;保持时间(hold time)是指在触发器时钟信号上升沿到来后来,数据稳定不变时间, 如果保持时间不够,数据同样不能被打入触发器。  如图1 。 数据稳定传播必要满足建立和保持时间规定,固然在某些状况下,建立时间和保持时间值可觉得零。 PLD/FPGA开发软件可以自动计算两个有关输入建立和保持时间(如图2)
图1 建立时间和保持时间关系图
注:
在考虑建立保持时间时,应当考虑时钟树向后偏斜状况,在考虑建立时间时应当考虑时钟树向前偏斜状况。在进行后仿真时,最大延迟用来检查建立时间,最小延时用来检查保持时间。
建立时间约束和时钟周期关于,当系统在高频时钟下无法工作时,减少时钟频率就可以使系统完毕工作。保持时间是一种和时钟周期无关参数,如果设计不合理,使得布局布线工具无法布出高质量时钟树,那么无论如何调节时钟频率也无法达到规定,只有对所设计系统作较大改动才有也许正常工作,导致设计效率大大减少。因而合理设计系统时序是提高设计质量核心。在可编程器件中,时钟树偏斜几乎可以不考虑,因而保持时间普通都是满足。
FPGA中竞争和冒险现象
信号在FPGA器件内部通过连线和逻辑单元时,均有一定延时。延时大小与连线长短和逻辑单元数目关于,同步还受器件制造工艺、工作电压、温度等条件影响。信号高低电平转换也需要一定过渡时间。由于存在这两方面因素,多路信号电平值发生变化时,在信号变化瞬间,组合逻辑输出有先后顺序,并不是同步变化,往往会浮现某些不对的尖峰信号,这些尖峰信号称为"毛刺"。如果一种组合逻辑电路中有"毛刺"浮现,就阐明该电路存在"冒险"。(与分立元件不同,由于PLD内部不存在寄生电容电感,这些毛刺将被完整保存并向下一级传递,因而毛刺现象在PLD、FPGA设计中尤为突出)图2是一种逻辑冒险例子,从图3仿真波形可以看出,"A、B、C、D"四个输入信号通过布线延时后来,高低电平变换不是同步发生,这导致输出信号"OUT"浮现了毛刺。(咱们无法保证所有连线长度一致,因此虽然四个输入信号在输入端同步变化,但通过PLD内部走线,到达或门时间也是不同样,毛刺必然产生)。可以概括讲,只要输入信号同步变化,(通过内部走线)组合逻辑必将产生毛刺。 将它们输出直接连接届时钟输入端、清零或置位端口设计办法是错误,这也许会导致严重后果。 因此咱们必要检查设计中所有时钟、清零和置位等对毛刺敏感输入端口,保证输入不会具有任何毛刺
图2 存在逻辑冒险电路示例
 
图3 图2所示电路仿真波形
冒险往往会影响到逻辑电路稳定性。时钟端口、清零和置位端口对毛刺信号十分敏感,任何一点毛刺都也许会使系统出错,因而判断逻辑电路中与否存在冒险以及如何避免冒险是设计人员必要要考虑问题。
如何解决毛刺
咱们可以通过变化设计,破坏毛刺产生条件,来减少毛刺发生。例如,在数字电路设计中,经常采用格雷码计数器取代普通二进制计数器,这是由于格雷码计数器输出每次只有一位跳变,消除了竞争冒险发生条件,避免了毛刺产生。
毛刺并不是对所有输入均有危害,例如D触发器D输入端,只要毛刺不出当前时钟上升沿并且满足数据建立和保持时间,就不会对系统导致危害,咱们可以说D触发器D输入端对毛刺不敏感。 依照这个特性,咱们应当在系统中尽量采用同步电路,这是由于同步电路信号变化都发生在时钟沿,只要毛刺不出当前时钟沿口并且不满足数据建立和保持时间,就不会对系统导致危害。 (由于毛刺很短,多为几纳秒,基本上都不也许满足数据建立和保持时间)
  去除毛刺一种常用办法是运用D触发器D输入端对毛刺信号不敏感特点,在输出信号保持时间内,用触发器读取组合逻辑输出信号,这种办法类似于将异步电路转化为同步电路。 图4给出了这种办法示范电路,图5是仿真波形。
图4 消除毛刺信号办法之二
图5 图4所示电路仿真波形
如前所述,先进设计方案,如采用格雷码计数器,同步电路等,可以大大减少毛刺,但它并不能完全消除毛刺。 毛刺并不是对所有输入均有危害,例如D触发器D输入端

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