《数据库学习笔记.》.doc

《数据库学习笔记.》.doc1 集成电路的发展到目前为止, 依次经历了 SSI,MSI,LSI,VLSI 四个阶段。微型计算机可采用不同的主振频率的 CPU 芯片。叵现有芯片的主振频率为 8MHZ ,也就是说它的主振周期为 US, (主振周期=1/ 主振频率)若已知每个机器周期平均含有 4 个主振周期, 该机的平均指令执行速度为 ,那么该机的平均指令周期为 US, (平均指令周期=1/ 平均指令执行速度)平均每个指令周期含有 个机器周期(平均机器周期数= 平均指令周期/ 平均机器周期)。若改用主振周期为 的 CPU 芯片, 则计算机的平均指令执行速度为 MI/S (平均指令执行速度=1/ 平均指令周期=1/ 主振周期* 平均机器周期含主振周期数* 机器周期数) 。若要得到平均每秒 40万次的指令执行速度,则应采用主振频率为 4 MHZ 的 CPU 芯片。( 平均指令执行速度=1/{ ( 1/ 主振频率)* 主振周期数* 机器周期数}) 单个磁头在向盘片的磁性涂层上写入数据时, 是以串行方式写入的。虚拟存储管理系统的基础是程序的局部性理论。此理论的基本含义是程序执行时对主存的访问是不均匀的。局部性有两种表现形式: 时间局部性和空间局部性。它们的意义分别为最近被访问的单元, 很可能在不久的将来还要被访问和最近被访问的单位, 很可能在它附近的单元还要被访问。根据局部性理论, DENNING 提出了工作集的理论。设有四级流水线, 分别完成取指、译码、运算、存数四步操作,各步时间依次为 30ns\50ns,80ns 和 100ns 。则流水线的操作周期应为 100ns 。(取平均时间取决于流水线最慢的一步) 每步操作时间依次为 60、 100 、 50、 70 ns 。该流水线的操作周期应为 100 ns 。若有一小段程序需要用 20 条基本指令完成则得到第一条指令结果 400 ns ,结果完成该段程序需 2300 ns 。在流水线结构的计算机中, 频繁执行条件转移指令时会严重影响机器的效率。当有中断请求发生时,若采用不精确断点法, 则将不仅影响中断响应时间,还影响程序的正确执行。内存按字节编址, 地址从 A4000H 到 CBFFFH , 共有 160 K 字节( CBFFFH-A4000H=27FFFH=160K )。若用存储容量为 32K*8BIT 的存储器芯片构成该内存,至少需要 5片。( 160K/32K=5 ) 若指令流水线把一条指令分为取指、分析和执行三部分, 且三部分的时间分别是 T 取指=T 分析=2NS ,T 执行=1NS , 则 100 条指令全部执行完毕需 203NS ( T=100*2+3=203 ) 在单指令流多数据流计算机 SIMD 中,各处理单元必须以同步方式,在同一时间内执行同一条指令。容量为 64 场面的 CACHE 采用组相联方式映像,字块大小为 128 个字,每4 块为一组。若主存容量为 4096 块, 且以字编址,那么主存地址应为 19 位( 4096*128=2 字) ,主存区号应为 6位。( 4096/64=32 ) 甲通过计算机网络给乙发消息, 表示甲同意与乙签订合同, 不久后甲不承认发过该消息。为了防止这种情况的出现,应该在计算机网络中采取数字签名技术硬磁盘存储器的道存储密度是指沿磁盘半径方向上单位长度毫米或英寸上的磁道数, 而不同磁道上的位密度是靠近圆心的密度大。中央处理器 CPU 中的控制器是由基本的硬件部件构成的。外设接口部件不是构成控制器的部件。中央处理 CPU 主要由运算器和控制器组成, 控制器中程序计数器保存了程序的地址。中央处理 CPU 的主要功能不包括传输数据。使 CACHE 命中率最高的替换算法是替换最近最少使用的块算法 LRU 。一般来说 CACH E 的功能全部由硬件实现。某 32 位计算机的 CACHE 容量为 16KB , CACHE 块的大小为 16B , 若主存与 CACH E 的地址映射采用直接映射方式, 则主存在地址为 1234E8F8 的单元装入的 CACHE 地址为 10 1000 1111 1000 平均命中率最高的是近期最少使用 LRU 算法。设某流水线计算机主存的读/ 写时间为 100ns, 有一个指令和数据合一的 CACHE 已知该 CACHE 的读/写时间为 10 ns ,取指令的命中率为 98% ,取数的命中率为 95% 。在执行某类程序时,约有 1/5 指令需要存/取一个操作数。假设指令流水线在任何时间都不阻塞,则设置 CACHE 后,每条指令的平均访存时间约为 12 ns。( 4/5*{10*98%+100*2%}+1/5*{1095%+100*5%}=12 ns) 相联存储器的访问方式是按内容