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简易频率计设计pld付.ppt


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简易频率计设计PLD付
根据测量原理,将整个系统分为四个模块:闸门、扫描信号信号模块,8个十进制计数级联模块,锁存器模块,动态扫描译码模块。
三、程序设计思路
标准
时钟
闸门
扫描
模块
计数
模块



锁存
待测信号
1S GATE
CLR
DELAY
DELAY




EN
CLK
图2 设计框图
显示
3.1 闸门扫描模块(test_time)
闸门扫描信号模块的作用是产生测频所需要的各种时钟控制信号,主要有1秒的闸门信号,数码管扫描时钟,被测方波信号(实验条件的原因,被测信号内部产生,实际可以外接)。
3.1 部分代码(test_time)
3.2 8位十进制计数器模块(fre_measure)
8位十进制计数器模块的作用是在1秒的闸门时间内,对被测信号进行计数,同时待计数结果锁存后,对计数器清零。为便于测试,设计带置数功能,置数按键有效时,数码管又高到低依次显示76543210。
(部分代码)fre_measure
3.3 8个4位数据锁存器模块(suocun_frq)
8个4位数据锁存器模块的作用是对测频的结果进行锁存,避免数码管数据更新闪烁。考虑到触发保存和计数值清零的时序,利用闸门时间信号反相的边沿(上升沿)触发锁存器。
(代码)suocun_frq
3.4 扫描译码模块(scan_decode)
扫描译码模块的作用是对数码管进行动态扫描,并将计数器的计数值进行7段译码,送数码管显示(实验板上是共阴数码管)。
3.5 顶层设计(plj.gdf)
顶层设计是将底层的4个模块采用原理图输入方式进行有序连接,实现对信号的频率测量,并显示。

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