约束与时延分析.ppt

约束与时延分析
第1页，本讲稿共52页
本章主要内容
约束的基本概念
管脚约束
时序约束
约束的分析方法
静态时延分析
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约束的终极目的就是为了设计达到所要实现的功能
主要有如讲稿共52页
图 6–9 Paths Ending at Clock Pin of Flip-Flops波形图
图 6–8 Paths Ending at Clock Pin of Flip-Flop
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PAD to PAD路径
图6-10表示为一条纯组合逻辑的路径，从芯片输入的管脚开始，经过任意级的组合逻辑电路，然后从另外一个输出管脚输出。
图 6–10 PAD to PAD路径
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整条路径的延时分为输入延时、输出延时以及中间的逻辑和布局布线延时。
如果放在整个系统层面来看，严格来说不能称之为路径
因为这个时延路径的源端和目的端都不在这个芯片里面，而在上一级或者上上级的芯片中和下一级的芯片中。
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时序约束参数
建立时间
建立时间就是指数据必须在时钟有效沿到来之前稳定的最小时间长度。
当建立时间不够的时候，触发器采集不到数据，或者采集到的数据是错误的数据，从而导致整个时序逻辑的错误。
任何一个时序逻辑芯片都会存在建立时间这个概念，一般使用 Tsu来表示
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图 6–12 计算建立时间的时序模型图
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保持时间
保持时间是指当时钟信号有效沿到来之后，数据必须保持的最小的稳定时间
一般采用Th来表示。
当保持时间不够的时候，数据传输将出现紊乱，系统将出现亚稳态的问题。
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时钟到输出延时
当时钟到达一个触发器并成功地采样到数据端的数据的时候，并不会立即就表现在输出端上，这之间会有一段延时时间，叫做时钟到输出延时时间
一般用 Tco表示。
传播延时
数据从寄存器出来以后，到达下一级寄存器之间的逻辑和布线延迟，就叫做传播延时
一般使用Tpd 表示。
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Fmax
对于芯片内部而言，它是寄存器到寄存器之间的延时
对于整个芯片而言，还需要考虑进入芯片的建立保持时间以及输出芯片的 Tco。
把它取反就是最小时钟周期的概念。
图 6–13 计算Fmax的时序模型示意图
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芯片内部的Fmax的计算方法如下
整个系统时钟频率 Fmax的计算方法为：
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Slack
Slack用来衡量一个设计是否满足时序——正的slack表示满足时序，而负的slack则表示不满足时序。
是指两个不同时钟的有效边沿之差
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如果slack为负，数据保持时间不够，主要是由于数据路径延时大于时钟延时而造成的。
从建立时间来来考虑，最坏的情况是slack是一个时钟周期减去时钟抖动的最大绝对值
而从保持时间来考虑，最坏的情况是slack一个时钟周期加上时钟抖动的最大绝对值。
对于异步电路来说，由于采用不同的时钟信号进行驱动，
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时钟偏斜与抖动
时钟偏斜是指同一时钟源产生的时钟信号由于经过不同的布局布线延时到达两个不同的寄存器的时钟端的时间之差。
建议采用全局时钟资源来驱动设计中的主要时钟信号，以减少时钟偏斜。
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时钟抖动与时钟偏斜的概念不一样。
时钟抖动有很多种情况
周期抖动
频率抖动
相位抖动
在时序约束中，我们主要考虑的是周期抖动。
所谓的周期抖动是指实际的时钟周期与理想中的时钟之间的偏差。
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图 6–14 时钟偏斜示意图
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时序约束的本质
时序约束的本质就是要使建立时间和保持时间满足设计的要求
当设计同步电路的时候，要使电路正常工作则需要保证时钟周期要不小于数据的路径延时。
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异步电路的基本设计，它有许多种情况
如同频异相、同相异频、既不同相也不同频等等。
总体的原则还是需要确保建立时间和保持时间满足设计的要求。
如果频率不同，相位差恒定的话，可以采用下面的公式来设计时钟约束
如果既不同频也不同相，则需要从电路设计的角度去考虑其稳定性。
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图 6–15 时序约束示意图
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图 6–16 异步时序逻辑示意图
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静态时延分析
静态时延分析是CPLD/FPGA设计中的一个