数电课程设计报告材料-数字电子钟东北大学.doc

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课 程 设 计 报 告
设计题目：数字电子钟设计与实现
班 级：
学 号：
姓 名：
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框图如图1所示
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图1
该系统的工作原理是：
由石英晶体多谐振荡器和分频器产生1HZ标准秒脉冲。“秒电路〞、“分电路〞均为00—59的六十进制计数、译码、显示电路； “时电路〞为00—23的二十四进制计数、译码、显示电路。校时电路分别控制对时和分的校正。
系统原理图与工作原理
系统具体电路连接情况如图2
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图2
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图3 由555构成的多谐振荡器
电路图如图3所示，由555定时器、电容和电阻组成震荡电路，产生秒脉冲信号。它是数字电子钟的核心局部，它的精度和稳定度决定于数字中的质量。通常晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。
555定时器与RC组成的系统接通电源后，电容C1被充电，vc上升，当vc上升到大于2/3VCC时，触发器被复位，放电管T导通，此时v0为低电平，电容C1通过R2和T放电，使vc下降。当vc下降到小于1/3VCC时，触发器被复位，v0翻转为高电平。电容器C1放电完毕，所需时间为：
T12C
当C1放电完毕时，T截止，VCC将通过R1、R2向电容器C1充电，vc由1/3VCC上升到2/3VCC所需的时间为：
T2=〔R1+R2〕C
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当vc上升到2/3VCC时，触发器又被复位发生翻转，如此周而复始，在输出端就得到一个周期性的方波，其频率为：/〔R1+2R2〕C
本设计中频率可通过以上公式计算出来，f=1Hz
时、分、秒计数器电路
一般采用10进制计数器来实现时间计数单元计数功能，要实现这一要求，
可选用的中规模集成计数器较多，这里我们选择使用74LS160。
图 4 74LS160引脚图
如果采用反应清零方式时在计数一遍后进入重新计数时时间间隔不是一个时间脉冲而是两个，会造成计数不准，例如十进制从0000
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—0001—0010—……1001—1010〔此状态虽不会显示但已经出来〕—0000。 故现在采用反应置数法实现，以十进制为例0000——0001——0010——……1001 ——0000〔不会出现1010状态，故很准〕 其接法电路如图5图6。
秒信号经秒计数器、分计数器、时计数器之后。分别得到显示电路，以便实现用数字显示时、分、秒的要求。“秒〞和“分〞计数器应为六十进制，而“时〞计数器应为二十四进制。
图 5两块74LS160构成的六十进制计数器
采用置数法74LS160 的3、4、5、6引脚接地，低位的7、10、1引脚和高位1引脚接高电平，高位7、10引脚接低位15引脚。其14—11引脚接显示译码器的7、1、2、6引脚。
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图6两块74LS160构成的二十四进制计数器
〔1〕 六十进制计数器。它由两块中规模集成十进制计数器74LS160，一块组成十进制，另一块组成六进制。采用置数法时，当高位出现0101状态，低位为1001状态，即计到59〔第60个脉冲〕，如图5所示六十进制计数器。
〔2〕 二十四进制计数器。它由两块中规模集成十进制计数器74LS160构成。当高位出现0010状态，低位为0011状态，即计到第24个来自“分〞计数器的进位信号时，产生反应置数信号，如图6所示为二十四进制计数器。
在刚接通电源或者时钟走时出现误差时，如此需要进展时间的校准。因此，应截断时分的直接计数通路，并采用正常计数信号与校时信号可以切换的电路接入其中。故我们设计了对时
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、分、秒各自校时的电路。设计原理是：将74ls160的两个使能端接在一起后接到单刀双掷开关的公共端，再将进位端和高电平分别接到另外两端。当开关按下时接入高电平，反之便会接到进位端。
图7 校时局部电路原理图