四七译码器实验报告.docx

四七译码器实验报告
7段数码显示译码器
11微电子1117426021 黄跃

，
HDL文本文件进行逻辑设计输入；


四七译码器实验报告
7段数码显示译码器
11微电子1117426021 黄跃

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HDL文本文件进行逻辑设计输入；
；

1. 实现BCD/七段显示译码器的“Verilog ”语言设计。
说明：7段显示译码器的输入为：IN0…IN3共4根，7段译码器的逻辑表自行设计，要求实现功能为：输入“0~9 ”（二进制），输出“0…9 ”（显示数码），输出结果应在数码管（共阴）上显示出来。
2. 设计仿真文件，进行验证。

7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的。
为了满足16进制数的译码显示，利用Verilog译码程序在FPGA/CPLD中来实现。首先要设计一段程序，该程序可用case语句表述方法，根据真值表写出程序。设输入的4位码为IN[3:0],输出控制7段共阴数码管的七位数据为led7[6:0]。首先完成7段BCD码译码器的设计。本实验中的7段译码管输出信号led7的7位分别接数码管的7个段，高位在左，低位在右。如当LED7输出为“1101111”时，数码管的7个段：a,b,c,d,e,f,g分别接1、1、1、1、0、1、1；接有高电平的段发亮，于是数码管显示“9”。




7段数码显示译码器
11微电子1117426021 黄跃

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HDL文本文件进行逻辑设计输入；
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1. 实现BCD/七段显示译码器的“Verilog ”语言设计。
说明：7段显示译码器的输入为：IN0…IN3共4根，7段译码器的逻辑表自行设计，要求实现功能为：输入“0~9 ”（二进制