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超大规模集成电路设计
随着半导体工业的进展和工艺的深入 ,VLSI( 超大规模集成电路 )设计
正迅速地向着规模越来越大 , 工作频率越来越高方向进展。显而易见 ,
规模的增大和频率的提升势必将产生更大芯片的功耗 , 这对芯片封装 ,超大规模集成电路设计
随着半导体工业的进展和工艺的深入 ,VLSI( 超大规模集成电路 )设计
正迅速地向着规模越来越大 , 工作频率越来越高方向进展。显而易见 ,
规模的增大和频率的提升势必将产生更大芯片的功耗 , 这对芯片封装 ,
冷却以及可靠性都将提出更高要求和挑战 , 增加更多的成本来维护这些 由功耗所引起的问题。而在便携式设备领域 , 如智能手机、手提电脑等
现在智能生活的必需品对芯片功耗的要求更为严格和迫切。
因为时钟树工作在高频状态 , 随着芯片规模增大 , 时钟树规模也迅速增
大 , 通过集成 clockgating 电路降低时钟树功耗是当前时序数字电路系
统设计时节省功耗最有效的处理方法。 Clockgating 的集成能够在 RTL
设计阶段实现 , 也能够在综合阶段用工具实行自动插入。因为利用综合
工具在RTL转换成门级网表时自动插入clockgating的方法简单高效， 对RTL无需实行改动，是当前广为采纳的clockgating集成方法。
综合工具如果使用clockgating技术，那么对应的RTL综合所得的门 级网表电路将如图2所示。图中增加了由LATCHf口 ANDff组成的 clockgatingcell,LATCH 的 LD输入端为 registerbank 的使能信号，LG 端(即为LATCH勺时钟电平端)为CLK的反,LATCH的输出ENL和CLK信 号相与(ENCLK)乍为registerbank的时钟信号。如果使能信号EN为高 电平，当CLK为低时,LATCH将输出EN的高电平，并在CLK为高时，锁定 高电平输出，得到ENCLKM然ENCLK勺togglerate 要低于 CLK,registerbank只在ENCLK勺上升沿实行新的数据输出，在其他时候 保持原先的DATAOUT从电路结构实行对比，对于一组registerbank(n 个 registercell) 来说只需增加一个 clockgatingcell, 能够减少 n 个
二路选择器 , 节省了面积和功耗。从时序分析来说 , 插入
clockgatingcell 之后的 registerbankENCLK 的 togglerate 明显减少 , 同时LATCHcell的引入抑制了 EN言号对registerbank 的干扰，防止误 触发。所以从面积 /功耗 / 噪声干扰方面来说 ,clockgating 技术都具有
明显优势。
对于日益复杂的时序集成电路 , 能够根据 design 的结构特点 , 以前面
所述的基本 clockgating 技术为基础实现多种复杂有效的 clockgating
技术 , 包括模块级别 (modulelevel)clockgating, 增强型
(enhanced)clockgating 以及多级型和层次型 clockgating 技术。模块
级别的 clockgating 技术是在 design 中搜寻具备 clockg