Qsys系统设计指南.docx

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Qsys系统设计指南
Qsys系统设计指南
Ch1了在开发板上完成本指南，请参考开发板文档中对时钟频率和引脚描述。对于Altera开发板，可以在相关参考手册中找到对应信息。
概述
本指南中建立的Qsys系统用来测试一个同步动态随机存储器（SDRAM）。最终的系统在层级子系统中包括SDRAM控制器，一个NiosII处理器和一些嵌入式外设。通过添加不同的Qsys元件来产生测试数据，访问存储器以及验证返回数据，从而完成Qsys系统。
最终系统包括下面的元件：
基于Nios II/e的处理器子系统（包含在Altera完整的设计套件中）
SDRAM控制器（包含在Altera完整的设计套件中）
伪随机二进制序列（Pseudo-random binary sequence，PRBS）模式发生器和校验器
定制模式发生器和校验器
模式选择复用器（Multiplexer）和解复用器（Demultiplexer）
模式读写器（Pattern writer and reader）
存储器测试控制器
无需license即可在硬件中应用本最终系统。通过Altera免费的OpenCore Plus评估特性，可以进一步完成下面的工作：
仿真系统行为以及验证其功能
产生时限的器件编程文件
器件编程并进行硬件验证
设计实例文件包含了在任何设计中均可免费使用的元件。Nios II/e处理器核和DDR SDRAM IP核可以免费在Quartus II订购license中使用。为了匹配开发板上的存储器，设计文件对于不同的开发板使用不同的DDR SDRAM控制器。
关于OpenCore Plus更多信息，请参考AN320：OpenCore Plus Evaluation of Megafunctions.
图1-1给出了设计实例完整的顶层系统。图1-1给出了作为一个Qsys系统，在存储器测试器系统中的元件，具有三个主要设计功能，如图中虚线框内所示。本指南采用层级结构表示——将数据模式发生器和数据模式校验器分别例化为两个独立系统，然后包含在存储器检测器（Memory Tester）系统中。在一个高层系统中，层次表示可以例示某个系统作为一个元件。
图1-1 顶层系统结构
下载、安装设计实例
按照下面的步骤下载并安装本指南设计实例：
（1）从Qsys Tutorial Design Example网站下载Qsys Tutorial Design Example（.zip）文件；
（2）解压缩文件中所有内容到某个目录中，注意在目录路径名种不要使用空格。
打开实例工程
本指南设计实例文件提供必需的定制IP设计模块和工程文件用于开始工作，并包括部分完成的QuartusII工程和Qsys系统。设计实例文件包括下面全部工程：
QuartusII工程I/O引脚分配，指定的Synopsys设计约束（.sdc）时序分配。
参数化的Nios II处理器核，可与主PC机通讯来控制存储器测试系统。
参数化的DDR SDRAM控制器，用于开发板上的存储器。
按照下面的步骤打开实例工程：
（1）打开Quartus II软件。
（2）对应所用的开发板，打开Quartus II工程文件（.qpf）：
a. 在File菜单中，点击Open Project。
b. 浏览目录“tt_qsys_design\quartus_ii_projects_for_boards\<development_board>\”目录。
c. ，点击Open。
设计中的定制存储器测试元件是Verilog HDL元件，随同硬件元件描述文件（）描述了每个元件的接口和参数。这些文件在tt_qsys_design\memory_tester_ip目录中。在Qsys中查看这些元件，在Component Libray标签上展开Memory Test Microcores，如下图中红色圆圈所示。一个IP索引（.ipx）文件为包含这些存储器测试元件的memory_tester_ip目录提供了参考。
图 展开Memory Test Microcores
Ch2. 建立Qsys系统
本章介绍如何例化（Instantiate）、参数化（Parameterize）以及连接元件到新建的Qsys系统。
本章建立如图1-1所示的Qsys系统，包括下列设计模块：
数据模式发生器（Data Pattern Generator）
数据模式校验器（