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超大规模集成电路设计
随着半导体工业的进展和工艺的深化,VLSI(超大规模集成电路)设计正快速地向着规模越来越大,工作频率越来越高方向进展。显而易见,规模的增大和频率的提高势必将产生更大芯片的功耗,这对芯片封装,冷却以及牢靠2
超大规模集成电路设计
随着半导体工业的进展和工艺的深化,VLSI(超大规模集成电路)设计正快速地向着规模越来越大,工作频率越来越高方向进展。显而易见,规模的增大和频率的提高势必将产生更大芯片的功耗,这对芯片封装,冷却以及牢靠性都将提出更高要求和挑战,增加更多的成原来维护这些由功耗所引起的问题。而在便携式设备领域,如智能手机、手提电脑等现在智能生活的必需品对芯片功耗的要求更为严格和迫切。
由于时钟树工作在高频状态,随着芯片规模增大,时钟树规模也快速增大,通过集成clockgating电路降低时钟树功耗是目前时序数字电路系统设计季节约功耗最有效的处理方法。Clockgating的集成可以在RTL设计阶段实现,也可以在综合阶段用工具进行自动插入。由于利用综合工具在RTL转换成门级网表时自动插入clockgating的方法简洁高效,对RTL无需进行改动,是目前广为接受的clockgating集成方法。
本文将详细介绍clockgating的基本原理以及适用的各种clockgating策略,在实际设计中,应依据设计的特点来选择合适的clockgating,从而实现面积和功耗的优化。综合工具在对design自动插入clockgating是需要满足确定条件的:寄存器组(registerbank)使用相同的clock信号以及相同的同步使能信号,这里所说的同步使能信号包括同步set/reset或者同步loadenable等。图1即为没有应用clockgating技术的一组registerbank门级电路,这组registerbank有相同的CLK作为clock信号,EN作为同步使能信号,当EN为0时,register的输出通过选择器反馈给其输入端保持数据有效,只有当EN为1时,register才会输入新的DATAIN。可以看出,即使在EN为0时,registerbank的数据处于保持状态,但由于clk始终存在,clktree上的buffer以及register始终在耗电,同时选择电路也会产生功耗。
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综合工具假如使用clockgating技术,那么对应的RTL综合所得的门级网表电路将如图2所示。图中增加了由LATCH和AND所组成的clockgatingcell,LATCH的LD输入端为registerbank的使能信号,LG端(即为LATCH的时钟电平端)为CLK的反,LATCH的输出ENL和CLK信号相与(ENCLK)作为registerbank的时钟信号。假如使能信号EN为高电平,当CLK为低时,LATCH将输出EN的高电平,并在CLK为高时,锁定高电平输出,得到ENCLK,明显ENCLK的togglerate要低于CLK,registerbank只在ENCLK的上升沿进行新的数据输出,在其他时候保持原先的DATAOUT。从电路结构进行对比,对于一组registerbank(n个registercell)而言只需增加一个clockgatingcell,可以削减n个二路选择器,