深亚微米与3D背景Cache延迟设计和模拟关键技术.doc

深亚微米与3D背景Cache延迟设计和模拟
关键技术
摘要：研究了深亚微米和3D条件下的cache访问延 、不同关联度、不同技术 ，深亚微米条件下，互 联网络成为影响ca耗对整个cache的 影响越来越大[2]. cache访问延退表现出与以往不同的特点.
3D技术的出现为cache的设计带来了新的机遇和挑战. 单核处理器主频的提升、并行度的开发已受到很大的制约， 存储要求使得片上SRAM cache容量更大、层次更多，这使 路(3DIC) 使片上全局互连变短，增加可利用带宽，降低互联功耗、提 高集成度[2]. Die间堆叠也使得在更大面积上实现更多层 次、
(Large Last Level Cache, L3C)的访问延退设计和模拟 成为一个突出问题.
本项目首先研究了深亚微米条件下cache访问延退的特 、不同关联度的
cache访问延退，利用CACTI 6. , 互联网络的延退是影响cache访问延退的重要因素，64 KB 直接映射cache中，互联网络延退占访问总延退的61. 1%； 64 KB 2路组关联cache中，互联网络延退占访问总延退的 44. 8%.另一方面，实验发现，tag比较器对cache访问总延 退的影响可达9. 5%,但它没有得到已有cache延退模型的重 CACTI 6. 5的cache访问延退模型，将tag 比较器的延退纳入考虑， 采用新的延退模型，深亚微米工艺下cache访问延退随容量、 关联度的变化趋势. 2深亚微米cache设计分析
从第2节可知，不同的cache设计目标会选择不同的最 优cache结构，、 恰当的cache设计目标对于深亚微米条件下cache的访问延 退分析和cache设计指导具有重要意义.
项目组利用CACTI 6. 5对采用45 nm工艺制造的P0WER7 处理器的L1和L2 cache进行了小容量cache的设计目标的 拟合，对P0WER7 L3 cache进行了大容量cache设计目标的 拟合.
P0WER7是IBM公司于2010年发布的一款面向服务器应 nm工艺制造，主 频可在2. 4 GHz到4. 25 ， 每核最大支持
4路同时多线程，每核具有32 KB LI I-cache + 32 KB LI D-cache 和 256 KB L2 cache. L3 cache 采用 eDRAM 技术制造，每个核有一个局部L3 4 MB cache, 8个局部cache 组成总共32 MB的共享L3 cache.
2. 1深亚微米cache设计目标
2. 1. 1 小容量 cache
小容量cache的设计目标的拟合采用P0WER7的L1 D-cache 和 L2 cache D-cache 容量为 32 KB,块大 小为128 B, 8路组关联，最多支持同时两次读或一次写， 访问延退为0. 5 ns. L2 cache为数据、指令统一 cache,容 量256 KB, 8路组关联，块大小128 B, 2个读端口，1个写 端口，访问延退为2. 0 ｛10： 0： 0： 0： 0｝到 ｛30： 30： 30： 30： 30｝的设计目标，项目组发现，采用权 重｛30： 0： 0： 10： 0｝对 Power7 的 LI cache 和 L2 cache 进 行模拟，得到结果LI cache的访问延退为0. 486 ns,与实 际延退的误差为2. 7%； L2 cache的访问延退为2. 15 ns,与 实际延退的误差为7. 5%.因为米用权重｛30： 0: 0： 10： 0｝ 对P0WER7 L1和L2 cache进行拟合，误差不超过8%,所以 可认为，设计目标｛30： 0： 0： 10： 0｝可有效地表示P0WER7 处理器中LI cache和L2 cache的设计目标.
设计目标｛30： 0： 0： 10： 0｝中非零项30对应访问延迟 的权重，它表明在实际处理器的L1和L2 cache的设计中，
10对应cache流水线化后 的周期，它表明在实际处理器的L1和L2 cache设计中，ca