5_Allegro_生成网络表时出现如下错误.doc

cadence生成网络表时出现如下错误,解决办法,2009-10-22 XJL
hiver/tid-
这样吧,一类一类的来分析。
(1)Warning "No_connect"
z9P$ag*F!Y
D&j#1 Warning [ALG0047] "No_connect" property on Pin "" ignored forP1: SCHEMATIC1, 13)URAT (, ). Connecting pin "N16811229".&H)K]hwM
$k3D3pdT$W7he
ALG0047,这个警告基本可以忽略;造成这个问题的原因是,设计之初先对器件相关的管脚上加上'X'(也就是NC符号),更新设计的过程又对管脚做了连接处理;但是后面的连接处理没有去掉管脚的NC属性,删掉看看。 RG9f
解决办法很简单,对这些管脚再做一次NC
(2)Warning Part Name
#5 Warning [ALG0016] Part Name "CAP PN_C100UP--SMT-S_100UF/" is renamed to "CAP PN_C100UP--SMT-S_100UF/"
这个警告不可避免,allegro对相关的属性名称进行合并,超过一定数量的字符就截掉;在命名规范的前提下就不考虑这个警告了。
无法根治
这个#2 Warning [ALG0016] Part Name "?j#w?rm
之类的错误在于你建立元件原理图的时候你的原件Value值太长了超过32个字符,从而使系统在进行命名规范的时候溢出,而出错,很简单的,只写关键元件名,比如v3h!Z"X0J+R5d_/A A2541P10_HDR2X5-100MIL_2X5 HEADER" is renamed to "A2541P10_HDR2X5-100MIL_2X5 HEAD错误只需要
u+b/Y!d(c'^:W 把2X5 HEADER更改为A2541P10,去除中间的空格即可.
Y4qU(ZE0B5L5b%X;n4g Allegro对一些字符[例如"空格","小数点"等等]很在意,可以参阅相关文档的描述.
(3)Error Illegal character "Dot(.)" found in "PCB Footprint"
#1 Error [ALG0081] Illegal character "Dot(.)" found in "PCB Footprint" property ponent instance C255: PG16_AC97, PG16_AC97 (, ) .
封装命名不能包含“.”
(4)Error Illegal character "Forward Slash(/)" found in "PCB Footprint" property
#1 Error [ALG0081] Illegal character "Forward Slash(/)" found in "PCB Footprint" property ponent instance C255: PG16_AC97, PG16_AC97 (, 13