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浅析ddr4电路设计及布局布线.docx


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浅析DDR4电路设计及布局布线
摘要:随着嵌入式应用的性能需求越来越高,DDR的应用越来越广泛。新一代DDR的速率越来越高,电路设计过程中需要考虑的因素也越来越多,信号完整性设计变得越来越重要。且DDR的Debug过程特殊繁琐,信号测试变得越来越困难,越来越不精确,而且很难验证。从DDR4实际布局布线动身,介绍了DDR4布局布线方面的部分关键点及留意事项。

关键词:DDR4;布局布线;信号完整性

DDR内存进展到现在,已经经受了DDR、DDR2、DDR3、DDR4四代,DDR5正在研发测试中,且即将商用量产。随着DDR的速率越来越高,相关电路设计的信号完整性问题变得越来越突出。

1DDR4与其他DDR的异同

1.1DDRxSDRAM参数对比
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DDR觸DDR4差异性参数对比如表1所

1.2DDR4的引脚变化

(1)相对于DDR3、DDR4的新增引脚1)VDDQ:新增两个VDDQ引脚;2)VPP:内存的激活电压,2.5V-0.125V/+0.250V;3)Bank组地址输入(Bankgroupaddressinputs):指示被ACTIVTE,READ,WRITE或者PRECHARGE命令操作的Bank组;4)DBI:数据总线倒置。可以降低功耗并且提升数据信号完整性;5)命令输入(commandinput):ACT_n用于指示激活命令;6)PAR(Parityforcommandandaddress):命令与地址总线奇偶校验,DDR4SDRAM支持奇偶校验;7)ALERT_N(Alertoutput):警示信号,此信号可代表DRAM中产生的多种错误,若此信号没有使用,则需要再板上将此信号连接至VDD;8)TEN(Connectivitytestmode):连通性测试使能,在x16系统中需要,但是在x4与x8系统中仅在8Gb颗粒中需要。此引脚在DRAM内部通过一个弱下拉电阻下拉至VSS。(2)相对于DDR3、DDR4削减的引脚1)VREFDQ;2)bankaddress(1of3);3)1个VDD,3个VSS,1个VSSQ。
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2DDR4的互联拓扑结构

2.1拓扑结构

DDR4的数据线是一对一连接。对于地址、命令、时钟等,多片DDR4的拓扑结构一般接受Fly-by拓扑结构,该结构是特殊的菊花链结构,stub线为0的菊花链,如图1所示。

2.2信号线的端接

(1)数据线由于从DDR2SDRAM时代开头新增了ODT功能,数据线终端电阻内置,允许用户通过读写寄存器来把握DDR中内部的终端电阻的连接或者断开,所以在设计时不需要对数据线进行端接。(2)地址/把握线的端接在Fly-by拓扑结构中,最远分支是反射最严峻的地方,因此一般在最远分支末端加上终端匹配电阻吸取反射来提高信号完整性。DDR4内存系统接受的Fly-by拓扑结构及终端匹配方案如图1所示,其中RT就是时钟、地址及把握命令线上的终端匹配电阻,它上拉到电源VTT。需要留意的是,VTT上拉电阻放置在相应网络的末端,即靠近最终一个DDR4颗粒的位置放置;

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  • 上传人Alphago
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  • 时间2022-07-27