第四章VHDL设计初步.ppt

第四章 VHDL设计初步
EDA
VHDL (Very High Speed Integrated Circuit Hardware Description Language)，意为超高速集成电路硬件描述语言。由美国国防部7件，并将元件拼接为电路模块
VHDL结构要点
ENTITY mux21a IS
PORT (a,b: IN BIT;
s: IN BIT;
q: OUT BIT);
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
q<=a WHEN s='0'
ELSE b;
END ARCHITECTURE one;
WHEN_ELSE并行赋值语句
赋值语句
条件判断表达式
ARCHITECTURE one OF mux21a IS
SIGNAL d,e: BIT;
BEGIN
d<= a AND (NOT s);
e<= b AND s;
q<= d OR e;
END ARCHITECTURE one;
逻辑操作符：
BIT，BOOLEAN，STD_LOGIC
ARCHITECTURE one OF mux21a IS
BEGIN
q<=(a AND (NOT s)) OR (b AND s) ;
END ARCHITECTURE one;
ARCHITECTURE one OF mux21a IS
BEGIN
PROCESS (a,b,s)
BEGIN
IF s='0' THEN
q<=a;
ELSE
q<= b;
END IF;
END PROCESS;
END ARCHITECTURE one;
PROCESS引导的语句为进程语句，所有顺序语句都必须放在进程语句中
PROCESS语句的敏感信号表
IF_THEN_ELSE顺序语句
VHDL文本输入设计方法初步
File－>New…
File－>Save…
VHDL文件 .vhd
AHDL文件 .tdf
Verilog文件 .v
技巧：从保存路径直接新建一个文件夹
将当前设计指定为工程
然后选择器件、分配引脚
File->Project->Set Project to Current File
排错
有两种定位错误的方法
第1步、单击Error行，使之反色显示
第2步、单击Locate按钮
直接双击Error行
常见错误
标点错误
将设计文件放于根目录下，没有放在工作库下

设计文件名和实体名不一致
底层设计没有运行create default include file命令
…
仿真下载
时序仿真和功能仿真的意义
时序仿真就是接近真实器件运行特性的时序仿真， 仿
文件中已包含了器件硬件特性参数，因而仿真精度高。
但时序仿真的仿真文件必须来自针对具体器件的综合
器与适配器。
功能仿真是直接对VHDL、原理图描述或其它描述形式
的逻辑功能进行测试模拟，以了解其实现的功能是否
满足原设计要求的过程。仿真过程不涉及任何具体器
件的硬件特性。
仿照第三章的内容进行仿真和下载
LIBRARY IEEE;
USE ;
ENTITY DFF1 IS
PORT (clk:IN STD_LOGIC;
d:IN STD_LOGIC;
q:OUT STD_LOGIC);
END DFF1 ;
ddf1
打开IEEE库
STD_LOGIC:标准逻辑位
在综合器中，STD_LOGIC被看作有9种值，如’-’、’X’、’0’、’1’和’Z’等
而BIT只能取’0’和’1’
程序包
VHDL 程序设计举例
例4－1 D触发器
ARCHITECTURE bhv OF DFF1 IS
SIGNAL q1:STD_LOGIC;
BEGIN
PROCESS(clk)
BEGIN
IF clk'EVENT AND CLK='1' THEN
q1<=D;
END IF;
q<=q1;
END PROCESS;
END bhv;
引进内部节点信号
进程语句及敏感信号
检测clk上升沿
将数据输出端口
不完整条件语句
顺序
语句
边沿型触发器的时序波形
LIBRARY IEEE;
USE IEEE. STD_LOGIC ;
ENTITY test1 IS
po