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VHDL语言第5章可编程逻辑
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基本结构/举例说明/VHDL语言描述
COMPONENT MYOR2
PORT(A,B: IN STD_LOGIC；
C : OUT STD；”。
基本结构/实体/举例说明
ENTITY MYENT IS
GENERIC(WIDTH:INTEGER:=16);
PORT(CLK:IN STD_LOGIC;
ADBUS:OUT STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0));
END MYENT;
如果改变了类属WIDTH的值，结构体中所有相关的定义将同时改变，由此将改变整个设计实体的硬件结构。
基本结构/结构体
VHDL设计
VHDL文件
程序包（Packages）
声明在设计或实体中将用到的常数，数据类型，元件及子程序等
实体（Entities）
声明到其他实体及其他设计的接口，即定义本设计的输入/出端口
结构体
（Architectures）
定义了实体的实现。即电路的具体描述
基本结构/结构体
结构体是对实体功能的具体描述，因此它一定要跟在实体的后面。
一个完整的、能够被综合实现的VHDL设计必须有一个实体和对应的结构体。一个实体和其对应结构体可构成一个完整的VHDL设计。
一个实体可对应一个结构体或多个结构体。
语句格式如下：
ARCHITECTURE 结构体名 OF 实体名 IS
【定义语句】内部信号、常数、数据类型，函数等的定义
GEGIN
【并行处理语句】
【进程语句】
END 结构体名;
实体名必须是所在设计实体的名字，自行命名结构体名。
基本结构/结构体
结构体（Architecture）
声明区（Declarations）
信号声明；声明用于该结构体的类型，常数，元件，子程序。
并发语句
信号赋值(Signal Assignments)
计算结果，并赋值给信号
元件例化
（Component Instantiations）
调用另一个实体所描述的电路。即元件调用
过程调用(Procedure Calls)
调用一个预先定义好的一个算法。
进程（Processes）
定义一个新算法实现电路功能。进程中只有顺序语句，语句按放置的顺序执行。
基本结构/结构体/举例说明
ARCHITECTURE behave OF cntm16 IS
BEGIN
co<=‘1’ when (qcnt=“1111” and ci=‘1’) else
‘0’;
PROCESS (clk，nreset) --进程（敏感信号表）
BEGIN
IF(nreset='0') THEN --顺序语句
qcnt<="0000";
ELSIF (clk'EVENT AND clk = '1') THEN
if(ci='1') then
qcnt<=qcnt+1;
end if;
END IF;
END PROCESS;
END behave;
基本结构/实体与结构体之间的关系
整个芯片→一个完整的VHDL设计程序；
芯片外部（外壳＋引脚）→实体
引脚→端口
芯片内部（电路）→结构体
二、语言要素
1、文字规则
2、数据对象
3、数据类型
4、运算符
文字规则/关键字
关键字——VHDL中有许多保留字，它们在程序中有特殊的含义。设计者不能使用这些关键字作为自己的标识符。
ABS
DOWNTO
LIBRARY
POSTPONED
SRL
ACCESS
SLSE
LINKAGE
PROCEDURE
SUBTYPE
AFTER
ELSIF
LITERAL
PROCESS
THEN
ALIAS
END
LOOP
PURE
TO
ALL
ENTITY
MAP
RANGE
TRANSPORT
AND
EXIT
MOD
RECORD
TYPE
ARCHITECTURE
FILE
NAND
REGISTER
UNAFFECTED
ARRAY
FOR
NEW
REJECT
UNITS
ASSERT
FUNCTION
NEXT
REM
UNTIL
ATTRIBUTE
GENERATE
NOR
REPORT
USE
BEGIN
GENERIC
NOT
RETURN
VARIABLE
BLOCK
GROUP
NULL
ROL
WAIT
BODY
GUARDED
OF
ROR
WHEN
BUFFER
IF
ON
SELECT
WH