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fpga可编程逻辑器件芯片ep3c10u256c7n中文规格书.pdf


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文档列表 文档介绍
2. Intel Agilex I/O Features and Usage
UG-20214 |
Parameter Condition • Clear—Enables the SCLR port for
synchronous clears.
• Preset—Enables the SSET port for
synchronous preset.
Enable • Register mode = • None None Specifies how to implement
asynchronous DDIO • Clear asynchronous reset port.
clear / preset port
• Preset • None—Disables asynchronous reset
port.
• Clear—Enables the ACLR port for

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  • 时间2022-08-06