2017年全国两会精神学习解读党课课件.pptx

集成触发器及其应用电路设计
华中科技大学
《电子线路设计、测试与实验》实验报告
实验名称:
院(系):
地点:
实验成绩:
指导教师:
2014 年 6 月7 日
集成运算放大器的基本应用自动化学院南一楼东306 汪小燕
一、实验目的
(1)了解触发器的逻辑功能及相互转换的方法。
(2)掌握集成JK触发器逻辑功能的测试方法。
(3)学****用JK触发器构成简单时序逻辑电路的方法。
(4)熟悉用双踪示波器测量多个波形的方法。
(5)学****用Verliog HDL描述简单时序逻辑电路的方法,以及EDA技术。
二、实验元器件及条件
4027 2片;
4011 2片;
4023 1片;
计算机、MAX+PLUSII 、可编程器件实验板及专用电缆。
三、预****要求
(1)复****触发器的基本类型及其逻辑功能。
(2)掌握D触发器和JK触发器的真值表及JK触发器转化成D触发器、T触发器、T?触发器的基本方法。
(3)按硬件电路实验内容(4)(5),分别设计同步3分频电路和同步模4可逆计数器电路。
四、硬件电路实验内容
(1)验证JK触发器的逻辑功能。
(2)将JK触发器转换成T触发器和D触发器,并验证其功能。
(3)将两个JK触发器连接起来,即第二个JK触发器的J、K端连接在一起,接到第一个JK触发器的输出端Q,两个JK触发器的时钟端CP接在一起,并输入1kHz正方波,用示波器分别观察和记录CP、Q0、Q1 的波形(注意它们之间的时序关系),理解2分频、4分频的概念。
(4)根据给定的器件,设计一个同步3分频电路,其输出波形如图所示。然后组装电路,并用示波器观察和记录CP、Q0、Q1的波形。
(5)根据给定器件,设计一个可逆的同步模4计数器,其框图如图所示。图中,M为控制变量,当M=0时,进行递增计数,当M=1时,进行递减计数;Q1、Q0为计数器的状态输出,Z为进位或借位信号。然后组装电路,并测试电路的输
入、输出波形。
五、实验结果及分析 三分频电路
得到激励方程:
J1?Q0K1?1J0?Q1K0?1
输出方程:
Q1n?1?Q1nQ0nQ0
n?1
?QQ0
n1
n
按照上述分析,得到实验电路图如下:
(2)按照上述设计电路,插板实验得到示波器的图形如下:
(3)结果分析
从图上可以看出,同步三分频电路较好的将原输入信号的频率减为原来的 1/3,且实现了状态真值表的功能。
同步模4计数器
(1)功能简介
M为输入控制端,当M?0时,进行递增计数,当M?1Q0为计数器状态,Q1、
时,进行递减计数。Z为输出进位或借位信号。
(2)状态转换真值表
根据真值表作卡诺图化简得激励方程为:
?J0?1?K?1?0
?
?J1?Q0M?Q0M?Q0MQ0M?K?J?11
输出方程为:
Z?Q1Q0MQ1Q0M
根据激励方程及输出方程,作出电路图如下:
(3)连接电路后,示波器观察Q1、Q0、Z的波形如下:
当M?0时,波形实现了递增计数功能,触发方式选择下降,得到实验波形如下,
Q1,CP波形如下:
Q1,Q0波形如下:
Q1与进位退位信号Z波形如下:
当M?1时,波形有递减计数功能,触发方式选择上升。
Q1 与CP波形:
Q1与Q0波形:
Q1 与进位信号Z波形:
(4)注意事项
,故需选定某一波形为基准信号,其他信号通过与该信号比对判断结果是否错误。
,为使触发器从“零”开始工作,需要选择触发设置的信号端及触发选项(上升、下降)。
,需准备足够导线及相应集成电路,连线时要有耐心。
、十进制加减可逆计数器设计(附加实验题,未做)
设计方案
在十进制计数体制中,每位数都可能是0,1,2,?,9十个数码中的任意一个,且“逢十进一”。根据计数器的构成原理,必须由四个触发器的状态来表示一位十进制数的四位二进制编码。而四位编码总共有十六个状态。所以必须去掉其中的六个状态,至于去掉哪六个状态,可有不同的选择。这里考虑去掉1010~1111六个状态,即采用8421BCD码的编码方式来表示一位十进制数。
8421BCD码异步十进制加计数器: 用JK主从触发器组成的一位异步十进制加计数器如图所示。
1、电路结构: 由四个JK主从触发器组成,其中FF0始终处于计数状态。Q0同时触发FF1和FF3,Q3反馈到J1,Q2Q1作为J3端信号。
2、工作原理:
(1