第7章 MC9S12XS系列脉宽调制模块及其应用实例.ppt

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《MC9S12XS单片机原理及嵌入式系统开发》单片机原理及嵌入式系统开发》单片机原理及嵌入式系统开发》

(PWME)
PWM使能寄存器(PWMEnableRegister,PWME)中的每个控制位对应相应的PWM通道,可以通过设置相应的控制位启动或者停止PWM信号输出。当任意一个PWMEx位被置位(PWMEx=1)时,相应的PWM信号产生输出。但是,由于PWMEx需要与时钟源同步,直到PWM模块时钟的下一个周期到来,才能输出正确的PWM波形。
当处于级联模式时,8个8位PWM通道通过两两级联构成4个16位的PWM通道,此时PWME1、PWME3、PWME5和PWME7对应控制4个16位PWM通道,而其他控制位无效,。
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(PWME)
读:任何时刻;写:任何时刻。
PWME7:PWM通道7使能位。
 0表示禁止PWM通道7输出;
 1表示允许PWM通道7输出。
PWME6:PWM通道6使能位。
 0表示禁止PWM通道6输出;
 1表示允许PWM通道6输出,如果CON67=1,该位无效,且PWM通道6输出无效。
PWME5:PWM通道5使能位。
 0表示禁止PWM通道5输出;
 1表示允许PWM通道5输出。
PWME4:PWM通道4使能位。
 0表示禁止PWM通道4输出;
 1表示允许PWM通道4输出,如果CON45=1,该位无效,且PWM通道4输出无效。
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(PWME)
PWME3:PWM通道3使能位。
 0表示禁止PWM通道3输出;
 1表示允许PWM通道3输出。
PWME2:PWM通道2使能位。
 0表示禁止PWM通道2输出;
 1表示允许PWM通道2输出,如果CON23=1,该位无效,且PWM通道2输出无效。
PWME1:PWM通道1使能位。
 0表示禁止PWM通道1输出;
 1表示允许PWM通道1输出。
PWME0:PWM通道0使能位。
 0表示禁止PWM通道0输出;
 1表示允许PWM通道0输出;如果CON01=1,该位无效,且PWM通道0输出无效。
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(PWMPOL)
每个PWM通道波形开始时的信号极性由PWM极性寄存器(PWMPolarityRegister,PWMPOL)中的极性选择位(PPOLx)决定,如果PPOLx位为1,周期脉冲开始时PWM通道输出高电平信号,当通道计数器PWMCNTx数值等于占空比寄存器PWMDTYx数值时翻转为低电平信号;相反,如果PPOLx位为0,周期脉冲开始时PWM通道输出低电平信号,当PWMCNTx数值等于PWMDTYx数值时翻转为高电平信号,。
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(PWMPOL)
读:任何时刻;写:任何时刻。
注意:PWMPOL寄存器中的PPOLx位可以在任何时刻进行写入操作。如果正在产生PWM信号时要求改变信号极性,则PWM输出脉冲在信号极性转换过程中可能被截短或延长。
PPOLx:PWM通道x输出波形极性位。
0表示PWM通道x在周期脉冲开始时输出低电平,当到达占空比计数值时翻转为高电平;
1表示PWM通道x在周期脉冲开始时输出高电平,当到达占空比计数值时翻转为低电平。
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(PWMCLK)
 每一个PWM通道可以选择两个时钟之一作为该通道的时钟源。PWM时钟选择寄存器(PWMClockSelectRegister,PWMCLK)。
 读:任何时刻;写:任何时刻。
注意:PWMCLK寄存器中的PCLKx位可以在任何时刻写入。如果正在产生PWM信号时要求改变信号极性,则PWM输出脉冲在信号极性转换过程中可能被截短或延长。
PCLK7、PCLK6、PCLK3、PCLK2:PWM通道7、6、3、2时钟选择位。
 0表示ClockB作为相应通道时钟源;
 1表示ClockSB作为相应通道时钟源。
PCLK5、PCLK4、PCLK1、PCLK0:PWM通道5、4、1、0时钟选择位。
 0表示ClockA作为相应通道时钟源;
 1表示ClockSA作为相应通道时钟源。
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(PWMCLK)
 ,从图中可知,PWM模块一共有4个时钟源,分别为ClockA、ClockB、ClockSA和ClockSB,其中ClockA和ClockB由总线时钟直接分频得到,分频因子由PWM预分频时钟选择寄存器(PWMPRCLK)中的Bit2~Bit0或Bit6~Bit4确定(),。ClockSA由ClockA通过PWM比例因子A寄存器(PWMSCLA)再次分频得到,ClockSB由ClockB通过PWM比例因子B寄存器(PWMSCLB)再次分频得到,。
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(PWMCLK)
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