第九讲：数字跑表模块设计.ppt

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接口信号定义
信号名
I/O
含义
clk
I
100HZ时钟输入
reset
I
复位信号,高电平有效
pause
I
暂停信号,低电平计数,高电平暂停
ms_h
O
百分秒高位
ms_l
O
百分秒低位
s_h
O
秒信号高位
s_l
O
秒信号低位
m_h
O
分钟信号高位
m_l
O
分钟信号低位
设计输入
modulepaobiao( clk,
reset,
pause,
ms_h,
ms_l,
s_h,
s_l,
m_h,
m_l
);

input clk,reset,pause;
output[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;
reg[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;
reg flag1,flag2;
......(程序主体部分)
......
endmodule
原理图输入
Verilog/VHDL输入
功能仿真
目的:对设计进行不带器件延时信息的逻辑功能仿真,验证电路功能是否满足设计要求
DUT
查看输出波形
TESTBENCH
功能仿真---编写testbench
moduletb_paobiao;

reg clk,reset,pause;
wire[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l;
paobiaou_paobiao(clk,reset,pause,ms_h,
ms_l,s_h,s_l,m_h,m_l);
//时钟产生模块
initialbegin
clk=1'b0;
end
always
#5clk=~clk;
//复位信号产生
initialbegin
reset=1'b0;
#100reset=1'b1;
#10reset=1'b0;
end
//暂停信号产生
initialbegin
pause=1'b1;
#300pause=1'b0;
#119905pause=1'b1;
#30pause=1'b0;
end
endmodule
仿真波形
电路综合
门级网表是利用厂商提供的器件库生成的,由与、或、非、寄存器等基本逻辑单元组成的连接关系
Synthesize
Verilog/VHDL
原理图
门级网表
该网表可以用来进行门级前仿真,更重要的是还可以用来后端布局布线
综合之后的部分原理图
布局布线
布局:将综合输出的逻辑网表适配到具体FPGA器件的物理单元上
布线:实现FPGA器件元件之间的互连
布局布线之后的电路图