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第八章大规模集成电路.ppt


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②地址译码器
行地址译码器:输入8位行地址码,输出256条行选择线(用x表示)
列地址译码器:输入4位列地址码,输出16条列选择线(用Y表示)
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③读写控制电路
当R/W=0时,进行写入(Write)数据操作。
当R/W=1时,进行读出(Read)数据操作。
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图8-2RAM存储矩阵的示意图
2564(256个字,每个字4位)RAM存储矩阵的示意图。
如果X0=Y0=1,则选中第一个信息单元的4个存储单元,可以对这4个存储单元进行读出或写入。
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(2)RAM的读写原理
(以图8-1为例)
当CS=0时,RAM被选中工作。

A11A10A9A8A7A6A5A4A3A2A1A0=000000000000
表示选中列地址为A11A10A9A8=0000、行地址为A7A6A5A4A3A2A1A0=00000000的存储单元。
此时只有X0和Y0为有效,则选中第一个信息单元的k个存储单元,可以对这k个存储单元进行读出或写入。
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若此时R/W=1,则执行读操作,将所选存储单元中的数据送到I/O端上。
若此时R/W=0时,进行写入数据操作。
当CS=1时,不能对RAM进行读写操作,所有端均为高阻态。
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RAM的存储单元按工作原理分为:
静态存储单元:利用基本RS触发器存储信息。保存的信息不易丢失。
动态存储单元:利用MOS的栅极电容来存储信息。由于电容的容量很小,以及漏电流的存在,为了保持信息,必须定时给电容充电,通常称为刷新。
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图8-2-3所示为用6只N沟道增强型MOS管组成的静态单元,其中T1~T2管组成RS触发器,T5~T6管为门控管,作为模拟开关使用,以控制触发器的Q端、Q端与位线Bj、B之间的联系。现在分析它的工作原理:
如果Xi=Xj=1,则该存储单元被选中(i~j)存储单元。由于Xi=Yi=1,则T5,T6,T7,T8等均导通。
当的时,进行写数工作。由于R/W=1,则进行读数工作。此时门G1、G2禁止,门G3工作,该单元的存储数据经数据线通过门G3由I/O输出数据。

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*4位RAM
图8-2-7为1024*4位RAM的结构框图,其中4096个存储单元排列成64*64矩阵,10位地址码分成两组译码,A4~A9,6位地址码加到行地址译码器上,其译码器的输出为X0~X63,从64行存储单元中选出指定的一行,另外4位地址码加到列地址译码器,其输出为Y0~15,再从已选中的一行里选出要进行读/写的4个存储单元.
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  • 上传人孔乙己
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  • 时间2022-12-01