第四章vhdl设计初步.pptx

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VHDL(VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage),意为超高速集成电路硬件描述语言。由美国国防部70~80年代组织研制开发,1985年完成第一版,1987年成为IEEEStd1076-1987。美国国防部规定所有官方的ASIC设计都必须用VHDL为设计描述语言,此后渐渐成为工业标准为大家接受。1993年修改成IEEEStd1164-1993。1995年,中国国家技术监督局组织编撰并出版《CAD通用技术规范》,推荐VHDL语言作为我国电子设计自动化硬件描述语言的国家标准。
VHDL的由来

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一些语法约定
[]可选内容
大小写不敏感
--后面为注释
层次缩进
源文件名必须与实体名一致
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LIBRARYIEEE;
;
ENTITYmux21IS
PORT(a,b,s:INBIT;
q:OUTBIT
);
ENDmux21;
ARCHITECTUREconnectOFmux21IS
BEGIN
q<=aWHENs='0'ELSE
b;
ENDconnect;
设计一个2选1多路通道
程序包
实体
结构体
信号传输符号
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1、ENTITY(实体)是VHDL设计中最基本的组成部分之一,它类似于原理图中的一个部件符号,它并不描述设计的具体功能,只定义了该设计所需的全部输入/输出信号。
实体的格式如下:
ENTITY实体名IS
[GENERIC(常数名:数据类型[:=设定值]);
PORT(列出设计的所有输入/输出信号);
END实体名;
VHDL结构要点
实际上是器件名,最好用相应功能来确定,如counter4b,adder8b。注意不能用prim等库的元件的名字。
规定实体的内部特性参数,如端口大小,子元件数目,定时特性等。
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端口说明格式为:
PORT(端口名:端口模式数据类型…);
VHDL结构要点
INOUTINOUTBUFFER
端口模式:用来说明数据、信号通过该端口的方向。
(1)IN信号进入实体;
(2)OUT信号离开实体,不能在内部反馈使用;
(3)INOUT信号是双向的,既可进入也可离开实体;
(4)BUFFER信号输出到实体外部,但同时也可在
实体内部反馈,允许内部引用该端口的信号。
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注意
简单地说
<=或:=In端口
out端口<=或:=
buffer端口<=或:=buffer端口
VHDL结构要点
In信号只能被引用,不能被赋值
out信号只能被赋值,不能被引用
buffer信号可以被引用,也可以被赋值
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