超大规模集成电路设计(VLSI).ppt

第四章电路参数及性能
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第一节信号传输延迟
数字电路的延迟由四部分组成:
门延迟
连线延迟
扇出延迟
大电容延迟
一、CMOS门延迟:
门延迟的定义
本征延迟
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上升时间tr:输出信号波形从“1”电平的10%上升到90%需要的时间。即:V0:10%~90%Vdd。
下降时间tf:输出信号波形从“1”电平的90%下降到10%需要的时间。即:V0:90%~10%Vdd。
延迟时间td:输入电压变化到50%Vdd的时刻到输出电压变化到50%Vdd时刻之间的时间差。
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1、下降时间:
设:输入波形为理想脉冲
-Vtn过程中,N管工作在饱和区
Cl上的电压从Vdd-,N管工作在线性区
根据放电电流的瞬态方程:
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CMOS反相器下降时间为:
设:Vtn= Vdd=5v
2、上升时间:
由充电电流的瞬态方程:
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CMOS反相器的上升时间为:
设:|Vtp|=
如果两管尺寸相同: 时,
有:
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3、延迟时间:通常假设输入信号为理想的阶跃信号的情况下,计算门的平均延迟时间:
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二、连线延迟

在计算连线延迟时,我们用最简单的RC网络模型。考察节点Vi的时间响应:
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当网络节点分得很密时,上式可写成微分形式:

式中:r为单位长度电阻,c为单位长度电容。
通常信号在连线上的传播延迟时间可以用下式估算:

其中:l为连线长度,由于,l在连线延迟中起主要作用。为了减小延迟时间,可行的策略是在连线中加若干个Buffer。
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三、电路扇出延迟
逻辑门的输出端所接的输入门的个数称为电路的扇出:Fout
对于电路扇出参数的主要限制是:
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