计算机组成原理课程设计指导书4X——new.doc

目录
课程设计题目1 基于ISPEXPERT SYSTEM的全加器设计 3
1. 1在系统编程软件中用到的ABEL-HDL 3
ABEL—HDL源文件格式 3
编写源文件预备知识 4
ABEL-HDL源文件的编写 9
组合逻辑电路设计 12
寄存器逻辑电路设计 14
ispEXPERT 使用概述 17
建立由ABEL-HDL源文件组成的设计 17
一位全加器设计 21
课程设计题目2 简单运算器设计 23
AM2901芯片的结构和功能 23
AM2901的内部结构: 23
AM2901的控制与操作 26
27
28
、控制信号的来源与去向 30
16个通用寄存器的分配 31
符号扩展的实现 31
32
最低位进位输入信号Cin的形成 32
左右移位时,最高、最低位的移位信号的设计 33
课程设计题目3 微程序控制的存储器设计 34
34
35
(主)存储器组成与设计 36
课程设计题目4 简单计算机指令设计 40
TEC-2000教学机16位机指令系统 40
计算机组成原理课程设计说明书和评分标准 49
课程设计题目1 基于ISPEXPERT SYSTEM的全加器设计
实验要求:
在本次实验中,学会ISPEXPERT SYSTEM软件的使用,然后利用此系统完成:,下载到实验箱上,在实验箱上用开关验证。
1在系统编程软件中用到的ABEL-HDL
在现代数字电路或数字系统设计中,通常要对逻辑电路使用容易编写、计算机便于处理的硬件描述语言(HDL—Hardware Description Language)、超高速集成电路硬件描述语言(VHDL—VHSIC Hardware Description Language;VHSIC—Very High Speed Integrated Circuit)、Verilog HDL等进行描述,并将这种描述通过软件转换成熔丝图生成文件—JEDEC文件,然后用可编程逻辑器件(PLD)和高密度可编程器件(HDPLD)加以实现。
在ispLSI的开发中,有关高级软件,例如ISP Design EXPERT软件,涉及和使用了源于ABEL的HDL语言(简写为ABEL—HDL)、超高速集成电路硬件描述语言VHDL以及Verilog HDL语言等。有了它们,使设计开发中源文件的输入方式更丰富,选择自由度更大,既可选择原理图(Schematic)输入等,又可选择ABEL—HDL模式输入、ABEL—HDL与原理图混合输入、VHDL输入和Verilog输入等,满足了不同用户的需要,大大提高了设计速度。
ABEL—HDL源文件格式
在利用ISP Design EXPERT等系统开发软件设计现代数字电路与系统时,用户可以选择ABEL—HDL模式输入。这种输入要求用户按ABEL—HDL规定的格式和句法编写ABEL—HDL源文件。
ABEL—HDL源文件由模块组成。一个模块一般包括5个段:标题段、定义段、逻辑描述段、测试向量段和结束段。
}标题段
源文件的基本框架如下:
module 模块名
[flag标志语句]…
[title标志语句]…
}定义段
device 器件名
器件引脚pin定义
结点node的标识符
常量constant、属性、宏等
}逻辑描述段
[equations方程]…
[truth_table真值表]…
[state_diagram状态图]…
[test_vectors]…测试向量段
end[模块名][;] 结束段
方括号中的项表示按需要任选。
模块以module开头,以相应的end结束。
源文件可由一个或多个相互独立的模块组成,每个模块由完成各自功能的若干部分组成,每个模块又都有自己的开头和结尾。可将几个不同的源文件组合在一起构成一个源文件,用来描述一个较大的、完整的设计。
下面是一个译码器的ABEL-HDL源文件模块
MODULE decoder
I0,I1 pin 53,55;
o0,o1,o2,o3 pin 54,56,58,60 ';
truth_table([I0,I1]->[o0,o1,o2,o3])
[0,0]->[1,0,0,0];
[0,1]->[0,1,0,0