基于VHDL的数字电子时钟的设计.doc

基于VHDL的数字电子时钟的设计
目录
基于VHDL的数字电子时钟的设计 1
目录 1
摘要 2
引言 2
一、设计分析 3
设计要求 3
性能指标及功能设计性能指标 3
二、设计方案 3
三、设计环境 4
硬件设计环境 4
可编程器件EP2C5Q208C8N 及开发板系统 5
64位的计算机一台 5
软件设计环境 5
QuartusⅡ软件开发平台() 5
Windows7操作系统 5
硬件描述语言VHDL 5
四、整体设计流图 7
各模块的原理性功能介绍 7
可编程器件EP2C5Q208C8N 7
CPLD-JTAG接口 7
晶振和蜂鸣器 7
LED数码管显示 8
独立按键 9
拨码开关 9
QuartusⅡ软件开发平台() 9
设计的整体框架 10
。 10
设计原理及流程图 11
12
13
五、系统的模块化设计 13
软件程序模块化设计 13
秒/分/时输入模块的软件设计 13
秒/分/时计数模块的软件设计 14
模式选择模块的软件设计 14
数码管 15
闹钟模块的软件设计 16
系统时钟的软件设计 18
硬件的测试 20
20
设计心得 23
致谢 24
参考文献 24
摘要
随着人类的不断进步,现代电子设计技术已进入一个全新的阶段,传统的电子设计方法、工具和器件在更大的程度上被EDA所取代。本实验则是基于VHDL语言设计的数字钟,具有时、分、秒显示功能。电路主要有时间计数模块、时间显示模块以及译码模块。数字钟是一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。它的基本功能是计时,计时周期为24小时,显示满刻度23时59分59秒;数字钟学****的目的是掌握各类计数器及它们相连的设计方法,熟悉多个数码管显示的原理与方法以及模块化设计方式;掌握用VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时,分,秒计数显示功能,以24小时为计数循环,能实现清零,调时,调分以及闹钟等功能。本设计是一个显示时(2位)分(2位)秒(2位)共六个数字的多功能电子钟。因此将其分频得1Hz的秒钟信号,秒计满60即得1分钟,分满60即得1小时信号,小时满24即得一天。
关键词:数字钟,计数器,数码管,模块化设计, VHDL
引言
本设计采用的VHDL是一种全方位的硬件描述语言具有极强的描述能力能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计。当今电子产品正向功能多元化,体积最小化,功耗最低化的方向发展。它与传统的电子产品在设计上的显著区别师大量使用大规模可编程逻辑器件,使产品的性能提高,体积缩小,,提高产品的自动化程度和竞争力,缩短研发周期。EDA技术正是为了适应现代电子技术的要求,吸收众多学科最新科技成果而形成的一门新技术。美国ALTERA公司的可编程逻辑器件采用全新的结构和先进的技术,加上MaxplusII(或最新的QUARTUS)开发环境,更具有高性能,开发周期短等特点,十分方便进行电子产品的开发和设计。 EDA技术,技术以大规模可编程逻辑器件为设计载体,以硬件描述语言为系统逻辑描述主要表达方式,以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具,通过有关的开发软件,自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译,逻辑化简,逻辑分割,逻辑映射,编程下载等工作。最终形成集成电子系统或专用集成芯片的一门新技术。本设计利用VHDL硬件描述语言结合可编程逻辑器件进行的
,并通过数码管动态显示计时结果。数字钟可以由各种技术实现,,它具有易学、方便、新颖、有趣、直观设计与实验项目成功率高,理论与实践结合紧密,体积小,容量大,I/O口丰富,易编程和加密等特点。并且它还具有开放的界面,丰富的设计库,模块化的工具以及LPM定制等优良性能,应用非常方便。因此,本设计采用可编程逻辑器件实现。本设计主要研究基于FPGA的数字钟,要求时间以24小时为一个周期,显示时、分、秒。具有校时以及报时功能,可以对时、分及秒进行单独校对,使其校正到标准时间。
一、设计分析
设计