四位全加器.doc

《计算机组成原理》实验报告题目:四位全加器的设计与实现实验内容四位全加器的设计与实现。实验目的与要求利用MAX+plusII实现四位全加器并且验证实验内容。实验环境MAX+(包括需求分析、整体设计思路、概要设计)一个4位全加器可以由4个1位全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。半加器描述:根据半加器真值表可以画出半加器的电路图。absoCo00000**********详细设计A)半加器设计:1)新建一个设计文件,使用原理图设计方法设计。2)将所需元件全部调入原理图编辑窗,所需元件依次为:input2个;output2个;and21个;xnor1个;not1个。3)依照下图连接好各元件4)保存为h-adder将当前设计文件设置成工程文件。5)编译B)一位全加器的实现:一位全加器可以由两个半加器和一个或门连接而成,因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。.依照以下原理图连接好全加器:其中有两个原件(h-adder):input3个,output2个,-)四位全加器的实现1)4位全加器可以看做四个1位全加器级联而成,首先采用基本逻辑门设计一位全加器,而后通过多个1位全加器级联实现4位全加器。2)依照以下原理图连接好全加器。、其中有四个元件为一位全加器(f-adder),其余为九个input元件;五个output元件。、4)编译通过。实验结果与分析1)建立波形图进行半加器、一位全加器和四位全加器的波形观察,2)。3)运行仿真器得到下面波形图:半加器:一位全加器:四位全加器:4)测量全加器的输入输出延时量是得到下图:5)进行引脚锁定后再编译一次,+plusII的操作环境。这次设计的四位全加器也可以称作四位串行进位加法器,这种加法器的最大缺点就是运行速度慢,在最不利的情况下,做一次加法运算需要经过四个全加器的传输延迟时间(从输入加数到输出稳定状态建立起来所需要的时间)才能得到稳定可靠的运算结果。