实验三、数字频率计设计.doc

EDA技术实验报告
题目实验三、数字频率计设计
学生姓名学号 10100140
所在学院物理与电信工程学院
专业班级物理101班
实验三、数字频率计设计
一:实验名称:数字频率计的设计
  要求:设计一个能测量方波信号的频率的频率计,其技术要求如下:
(1)测量频率范围:0Hz~999999Hz。
(2)结果用十进制数显示。
二:设计思想及系统框图
所谓频率,就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔 T内测得这个周期信号的重复变化次数为N,则其频率可表示为
                   f=N/T
当被测信号的频率较低时,采用测频方法由量化误差引起的测频误差太大,为此应先测周期Tx,然后计算fx=1/Tx 。
  用标准时钟给定闸门信号,在已知时间内(1s)计算脉冲个数,得到的就是该未知信号的频率。由于信号较低时,1s内的个数较少,计算误差太大,所以计时改为10s,计数值除以十,便是频率。所以要能实现闸门的改变,实现自动切换。
系统框图:
测量频率系统框图如图所示,系统由控制器和处理器组成,控制器接收外部标准时钟和系统复位信号。处理器由计数器和锁存器和显示器组成
COUNT_CLR信号用于在每次测量开始时,对计数模块复位,以清除上次测量的结果。该复位信号高电平有效,持续半个时钟周期的时间。
COUNT_EN信号为计数允许信号,高电平有效。在信号的上升沿开始,对输入信号的频率进行测量。计数器开始对被测信号的脉冲数进行计数,即为信号的频率。
锁存器的功能是使显示的数据稳定,不会由于周期性的清零信号而不断闪烁
三实现方法
  用maxplus2编程实现底层模块,组装成高层模块,烧入指定芯片中,在指定数字电路板上测试功能。详细资料查看实验室资料和相关说明。
四具体模块和实现
最底层模块和程序:
1 计数电路
  十进制计数电路,满十输出一个正脉冲,提供高位计数器的计数脉冲,6个组合可以实现0~999999的计数,为基本计数单元。
其程序源代码:
library ieee;
use ;
use ;
t102 is
port( clk : in std_logic; --时钟信号
clr : in std_logic; --清零信号
ena : in std_logic; --时钟使能信号
cq : buffer std_logic_vector(3 downto 0);
cout : out std_logic --进位信号
);
t102;
architecture one t102 is
begin
process(clk,clr,ena)
begin
if clr='1' then cq<="0000";
elsif clk'event and clk='1' then
if ena='1' then
if cq="1001" then cq<="0000";
else cq<=cq+1;
end if;
end if;
end if;
end process;
process(cq)
begin
if cq="1001" then cout<='0';
else cout<='1';
end if;
end process;
end;
T102):
说明: ENA:为闸门信号,高电平有效,在有效时,允许计数,否则计数器停止计数并保持计数值不变。
CLR:清零信号,下降沿有效,有效时计数器计数寄存器清零。
CLK:计数输入脉冲,计数的基本单位。
Q[3..0]:计数值寄存器,输出计数值。
COUT:进位脉冲。
时序图
2 控制电路
控制闸门时间长度,实现时间长度自动切换,为控制电路核心模块。
程序源代码:
library ieee;
use ;
use ;
entity ct is
port( clk : in std_logic;
clr:out std_logic;
ena : out std_logic;
lock : out std_logic);
end ct;
architecture ct_ac of ct is
signal x : std_logic;
begin
process(clk)
t : integer
range 999 downto 0;