基于VerilogHDL与CPLD的分频器设计.pdf

摘要
在复杂的数字逻辑电路中,经常会用到不同的时钟信号。本文主要介绍了在
MAX+PlusII 开发软件下得用 Verilog 硬件描述语言来设计分频器。在进行分频器设计时,
采用的是一种逐层深入的设计理念,由易到难、由浅入深。可实现 2-256 之间的任意奇数、
偶数、半整数分频。此外,本文还介绍了 Altera 公司的 EP1K100QC208-3 型 CPLD,使得分
频器的设计显得更加实际化,从而也体现了一种实践求真知的求学理念。
关键词: Verilog HDL; CPLD;数字逻辑电路设计; VHDL
咸阳师范学院 07 届本科毕业设计
Abstract
In plex numeral logic circuit, the different clock signal can be used frequently. This
article mainly introduced under the MAX+PlusII development software to descript the frequency
divider with the Verilog hardware description language. When carries on the frequency divider
designs, used one kind of design idea with the level thorough, from the simple to the difficult ,
from the shallow to the deep. May realize 2-256 between free odd number, the even number, the
half Integer frequency division. In addition, this article also introduced Altera Corporation's
EP1K100QC208-3 CPLD, it causes the frequency divider’s design more actually, thus also
manifested one practice to ask the true knowledge to study idea.
Keywords: Verilog HDL ; CPLD; Numeral logic circuit design ;VHDL
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基于 Verilog HDL 与 CPLD 的分频器设计
引言
计算机技术和微电子工艺的发展,使得现代数字系统的设计和应用进入了新的阶段。
电子设计自动化(EDA)技术在数字系统设计中起的作用越来越重要,新的工具的设计方
法不断推出,可编程逻辑器件不断增加新的模块,工能越来越强,硬件设计语言也顺应形
势,推出新的标准,更加好用,更加便捷[1]。
本文主要以 CPLD 和 Verilog HDL 硬件描述语言对分频器的设计为主线。
Max+PlusII 软年工具也在设计中发挥了重要作用,它为分频器的设计提代了平台和工
具,它将设计者的设计思想自动、高效地转化为物理电路或网表结构,并以直观、便捷的
形式提供了仿真模拟手段[2]。
本文共 5 部分,第 1 部分对 EDA 技术及其发展趋势进行综述,并着重介绍了 CPLD 器件。
第 2 部分介绍的是偶数分频器的原理及设计方法。第 3 部分是对第 2 部分的延深与扩充,
它主要介绍的是奇数分频。第四部分介绍的是小数分频。第 5 部分针对 Altera 公司的
EP1K100QC208-3 型 CPLD 在 Max+PlusII 中的应用进行了介绍。
分频器的设计与 EDA 技术是不断发展变化的,要掌握分频器设计和 EDA 技术的精髓,
需要设计者在不断实践的过程中不懈的摸索和积累,逐步提高自己的设计水平。本文在设
计中有不少的缺限,希望诗刊给予批评指正。
1 CPLD 与硬件描述语言简介
数字系统的设计和实现离不开 CPLD/FPGA 器件,因为很多数字系统是基于 CPLD/FPGA
器件实现的,本文的设计实现基于 Altera 公司的 EP1K100QC208-3, 该芯片属于 ACEX 1K 系
列。
ACEX 1K 系列器件是 Altera 公司近期推出的新型 CPLD 产品。该器件基于 SRAM,结
合查找表(LUT)和嵌入式阵列块(EAB)提供了高密度结构,可提供 10000 到 100000 可
用门,每个嵌入式阵列块增加到 16 位宽可实现双端口,RAM 位增加到