eda报告.doc

武汉大学珞珈学院


E
D
A
技
术
实
验

20130803081
曾德胜
实验一:EDA电路仿真
一、实验目的:
掌握利用原理图输入法设计简单组合电路的方法,掌握MAX+plusII的层次化设计方法。通过一个4位全加器的设计,熟悉用EDA软件进行电路设计的详细流程。
二、实验原理:
熟悉QuartusII软件界面,掌握利用原理图进行电路模块设计的方法。QuartusII设计流程见教材第五章:QuartusII应用向导。
实验内容:
实验二:与门、3-8译码器
实验目的:
编辑与非门的程序及仿真波形;
编辑3-8译码器的程序及仿真波形。
实验原理:
利用与逻辑门电路的原理编写与门的程序;
3-8译码器利用3输入8输出的译码器将无法识别的信号译为计算机可识别的信号,根据3-8译码器的功能原理编写其程序。
实验内容:
点击File → New project wizard... →选择保存途径→修改工程名为ch2 → Next → Finish;
点击File → New → Design Files → VHDL File;
与门程序:
(4)3-8译码器程序:
实验结果:
(1)与门仿真结果:
(2)3-8译码器仿真结果:
实验三:元件编程下载
实验目的:
(1)使用VHDL硬件设计两个基本的逻辑电路;
(2)熟悉与门逻辑电路,3-8译码器电路。
实验原理:
设计一个与门电路,一个3-8译码器电路,实现其功能。
实验内容:
与门程序:
(2)3-8译码器程序:
实验四:三进制计数器输出led显示
实验目的:
(1)通过4选1数据选择器输出显示实验的基本操作,用来进一步掌握三进制计数器输出显示的具体操作;
(2)掌握VHDL语言程序文件在QuartusII “多合一”的操作方法。
实验程序:
library ieee;
use ;
use ;
entity clk_div1000 is
port (clk:in std_logic;
clk_div:out std_logic);
end clk_div1000;
architecture rtl of clk_div1000 is
signal q_tmp: integer range 0 to 59999999;
begin
process(clk)
begin
if(clk'event and clk='1')then
if(q_tmp=59999999)then
q_tmp<=0;
else
q_tmp<=q_tmp+1;
end if;
end if;
end process;
process(clk)
begin
if(clk'event and clk='1')then
if(q_tmp=59999999)then
clk_div<='1';
else
clk_div<='0';
end if ;
end if ;
end process;
end rtl;
library ieee;
use ;
use ;
entity count3 is
port(
enable: in std_logic;
clk:in std_logic;
q:out std_logic_vector(1 downto 0 ));
end count3;
architecture rtl of count3 is
signal q_tmp:std_logic_vector(1 downto 0);
begin
process(clk)
begin
if(clk'event and clk='1')then
if(enable='1')then
if(q_tmp="10")then
q_tmp<=(others=>'0');
else
q_tmp<=q_tmp+1;
end if;
end if ;
end if ;
q<=q_tmp;
end process;
end rtl;
library ieee;
use ;
use ;
entity ch30 is
po