数控分频器实验报告.doc

《数控分频实验》

实验目的
熟练编程VHDL语言程序。
设计一个数控分频器。
实验原理
本次实验我是采用书上的5分频电路进行修改,通过观察其5分频的规律进而修改成任意奇数分频,再在任意奇数分频的基础上修改为任意偶数分频,本次实验我分为了三个部分,前两部分就是前面所说的任意奇数分频和任意偶数分频,在这个基础上,再用奇数输入的最低位为1,偶数最低位为0的原理实现合并。
实验步骤
任意奇数分频
程序:
LIBRARY IEEE;
USE ;
USE ;
USE ;
ENTITY DIV1 IS
PORT(CLK:IN STD_LOGIC;
D:IN INTEGER RANGE 0 TO 255;
K1,K2,K_OR:OUT STD_LOGIC
);
END;
ARCHITECTURE BHV OF DIV1 IS
SIGNAL TEMP3,TEMP4:STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL M1,M2:STD_LOGIC;
--SIGNAL OUT1,OUT2,OUT3:STD_LOGIC;
BEGIN
PROCESS(CLK,TEMP3) BEGIN
IF RISING_EDGE(CLK) THEN
IF(TEMP3=D-1) THEN TEMP3<=""; ELSE TEMP3<=TEMP3+1; END IF;
IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1;
END IF; END IF;
END PROCESS;
PROCESS(CLK,TEMP4) BEGIN
IF FALLING_EDGE(CLK) THEN
IF(TEMP4=D-1) THEN TEMP4<=""; ELSE TEMP4<=TEMP4+1; END IF;
IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2;
END IF; END IF;
END PROCESS;
K1<=M1; K2<=M2; K_OR <=M1 OR M2;
END BHV;
此段程序最主要的部分为:
PROCESS(CLK,TEMP3) BEGIN
IF RISING_EDGE(CLK) THEN
IF(TEMP3=D-1) THEN TEMP3<=""; ELSE TEMP3<=TEMP3+1; END IF;
IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1;
END IF; END IF;
END PROCESS;
PROCESS(CLK,TEMP4) BEGIN
IF FALLING_EDGE(CLK) THEN
IF(TEMP4=D-1) THEN TEMP4<=""; ELSE TEMP4<=TEMP