HDB3编码器的设计.doc

湖南文理学院课程设计报告课程名称:HDB3编码器设计系部:电气与信息工程学院专业班级: 学生姓名: 指导教师: 完成时间: 报告成绩:评阅意见:评阅教师日期目录目录 1个人收集整理勿做商业用途一、系统设计 HDB3码简介 ,AMI,HDB3码之间地对应关系 4个人收集整理勿做商业用途二、软件模块设计 Ⅱ简介 整体系统实现方法 插“V”模块地实现 “B”模块地实现 单双极性变换模块地实现 8个人收集整理勿做商业用途三、实验结果及讨论 10个人收集整理勿做商业用途四、心得体会 11个人收集整理勿做商业用途五、参考文献 12个人收集整理勿做商业用途六、附录 13个人收集整理勿做商业用途一、,有些场合可不经过载波调制和解调过程,,有可能出现四连零现象,、低频成份少和连0个数最多不超过三个等特点,,采用基于CPLD/FPGA地VerilogHDL语言,在QuartusⅡ地环境中,:仿真不通过回顾VerilogHDL语言设计分析HDB3码编码器功能确定设计方案应用VHDL进行编程对系统仿真测试、选择合适芯片并定义管脚系统功能地硬件测试调试达到要求、完成设计图1总体设计流程图个人收集整理勿做商业用途 ,有些场合可不经过载波调制和解调过程,,通常要经过基带信号变化,,:1希望将原始信息符号编制成适合与传输用地码型;2对所选码型地电波形,,而把代码中1交替地变化为传输码地+1-1+1-1,、、、.:01110010、、、AMI码:0+1-1+100-10、、、或0-1+1-100+10、、、AMI码地特点:无直流成分且低频成分很小,,,,HDB3码是AMI码地改进型,,AMI,HDB3码之间地对应关系假设信息码为00000**********,对应地NRZ码、AMI码, HDB3码地编码规则:将消息代码变换成AMI码;检查AMI码中地连0情况,当无4个以上地连0传时,则保持AMI地形式不变;若出现4个或4个以上连0时,则将1后地第4个0变为与前一非0符号(+1或-1)同极性地符号,用V表示(+1记为+V,-1记为-V个人收集整理勿做商业用途检查相邻V符号间地非0符号地个数是否为偶数,若为偶数,则再将当前地V符号地前一非0符号后地第1个0变为+B或-B符号,且B地极性与前一非0符号地极性相反,:代码101011000001100001个人收集整理勿做商业用途HDB3码+10-10+1-1000-10+1-1+100+1-1个人收集整理勿做商业用途V、B-V+B+V个人收集整理勿做商业用途HDB3码地特点如下:基带信号无直流成分,且只有很小地低频成分;连0串符号最多只有3个,利于定时信息地提取;、软件模块