如何用modelsim做仿真实验.ppt

数字信号处理仿真实验2012年3月(一)苏州高博软件职业技术学院VerilogHDL课题组须毓孝安民告示参考资料:从算法设计到硬线逻辑的实现夏宇闻编著高等教育出版社2001年2月第一版软件平台:Modelsim学****VerilogHDL语言和做实验,学****编程和写测试程序,会做前仿真。,它有2个1位的输入口和一个1位的输出口,当输入数据相等时输出为1,否则输出为0,这是组合逻辑电路的范畴。设2个输入端口分别为a和b,输出端口为equal,模块见下图所示。比较器abequal用VerilogHDL编写的模块源代码如下://(equal,a,b);outputequal;//声明输出信号equalinputa,b;//声明输入信号a和bassignequal=(a==b)?1:0;/*如果a,b两个输入信号相等,输出为1,否则为0*/endmodule请注意模块图和VerilogHDL的对应关系。pare的比较器,对2个1位的数a和b进行比较,如a和b相等,则输出为1,否则输出为0,在这个程序中,//….和/*……….*/和C语言一样,是程序的注解,为了使人们理解程序,对编译是不起作用的。请注意,前面通过VerilogHDL语言描述了一个硬件模块,它是1个具有1定特性的比较器。下面我们要设计1个信号发生器电路,可以产生各种组合的信号来测试这个硬件模块,具体的做法是看当有相应的输入信号加在模块的输入端时,在其输出端是否能产生相应逻辑的输出信号。为了实现这样的目标,我们要编写能产生有关信号的测试电路,然后调用该硬件模块,观察其输入和输出口信号的关系。我们在这里提供了几个样板。供大家学****当然题目是和大家的具体题目肯定不一样的,但是将它的实验思路和过程应用到大家的具体题目上去是完全可能和可以的,希望大家照此办理。//`timescale1ns/1ns//定义时间单位`”modulet;//将测试模块名称定义成tregt1,t2;//对于要形成的输入信号源变量,应定义成reg型wireequal;//对于要形成的输出变量,应定义成wire型initial//initial常用于仿真时信号的给出begin t1=0;t2=0;//两个自变量,有4种变化的可能性 #100t1=0;t2=1; #100t1=1;t2=1; #100t1=1;t2=0; #100$stop;//系统任务,parem(.equal(equal),.a(t1),.b(t2));//调用模块,代入信/*号源,得到相应的输出*/endmodule用VerilogHDL编写的测试模块的信号发生器和测试源代码如下:parem(.equal(equal),.a(t1),.b(t2));调用的模块名称默认实例名称为m输出端口名称输出端口信号名称输入端口名称输入端口信号名称标点逗号括号括号请注意VerilogHDL的语法格式非常严格。如果端口信号名称和端口名称一样,则可写入,也可以不写,但是如果两者不一致,则必须写入,且两者的标点符号是不同的。前仿真的波形所谓前仿真,是指没有时间延迟的,逻辑仿真,不是集成电路的真正的仿真。