半导体封装过程wire bond 中 wire loop 的研究及其优化.doc

衿Forpersonaluseonlyinstudyandresearch;mercialuse羄羁南京师范大学羀电气与自动化科学学院薈毕业设计(论文)肄半导体封装过程wirebond中wireloop的研究及其优化莂专业机电一体化螂班级学号莇学生姓名刘晶炎膃单位指导教师储焱螃学校指导教师张朝晖膀评阅教师膆2005年5月30日芃摘要膄在半导体封装过程中,IC芯片与外部电路的连接一段使用金线(--)来完成,金线wirebond过程中可以通过控制不同的参数来形成不同的loop形状,除了金线自身的物理强度特性外,不同的loop形状对外力的抵抗能力有差异,而对于wirebond来说,我们希望有一种或几种loop形状的抵抗外力性能出色,这样,不仅在半导体封装的前道,在半导体封装的后道也能提高mold过后的良品率,即有效地抑制wiresweeping,,我们提出对wireloop的形状进行研究,以期得到一个能够提高wire抗外力能力的途径。袂对于wireloop形状的研究,可以解决:腿金线neckbroken的改善。莃BPT数值的升高。芁抗mold过程中EMC的冲击力加强。莀搬运过程中抗冲击力的加强。羈关键词:半导体封装,金线,引线焊接,线型。蒃Abstract蚂Duringtheprocessofthesemiconductorassembly,weusetheAuwiretoconnecttheperipheralcircuitfromtheIC.(,it’~2mil.)AndduringtheAuwirebonding,,,,,::thesemiconductorassembly,Auwire,wirebond,………………………………………………………………………薈Abstract…………………………………………………………………羇1绪论……………………………………………………………………………………………………………………………………………………………………………………………………………………肇2基础知识介绍………………………………………………………………………………………………………………………………(弧型)……………………………………***(弧高)……………………………………………(反向线弧长度)……………………(反向线弧角度)………………………………(第二弯曲点)………………………………(第二弯曲点高度因素)…………