FPGA数字计时器.doc

EDA设计实验基于FPGA的数字计时器的设计中文摘要FPGA(Field-ProgrammableGateArray),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。FPGA以设计灵活、速度快、功耗低,在集成电路中得到广泛应用。本设计选用ALTERA公司的EP1C12Q240C8芯片,利用VHDL语言采用自顶向下的方法在QuartusⅡ环境下完成了数字钟的设计,最后在实验箱上进行测试。该数字钟包含的功能有计时、显示星期、校时校分、清零、整点报时、音乐闹铃。关键词:FPGA,SmartSOPC,QuartusⅡ,VHDL,多功能数字钟AbstractFPGA(Field-ProgrammableGateArray)isthefurtherdevelopmentofPAL,GAL,,,pletedusingthetop-downapproachunderQuartusⅡ,:timer,showingday,settingtime,resetting,Chimeoneveryhour,:FPGA,SmartSOPC,QuartusⅡ,VHDL,Multiple-useddigitalclock[注]:完整电路及程序见相应的设计文件中,本文只给出部分电路及程序。目录一、设计要求与说明 -1-二、方案论证 -1-三、各模块设计 -2-1、分频器模块 -2-2、计时器模块 -3-3、清零功能 -4-4、校时、校分功能 -5-5、整点报时功能 -6-6、音乐闹铃功能 -6-7、动态显示模块 -7-8、开关消抖的模块设计 -8-9、设计总电路图 -9-四、编译、仿真和下载 -9-五、实验结果 -10-六、结论 -10-七、参考文献 -11-致谢.........................................................................................................................-12- 设计要求与说明采用层次化的方法进行设计,设计一个具有校时、校分、清零、保持、整点报时和闹铃功能的数字钟,设计层次清晰、合理。1、数字钟最大计时显示23小时59分59秒。2、在数字钟正常工作时可以对数字钟进行校时和校分。3、在数字钟正常工作中可以对数字钟进行不断电复位。4、整点报时是数字钟在每个小时整点到来之前进行鸣叫,鸣叫频率是在59分53秒、55秒、57秒为1kHz,在59秒为2kHz。5、对设计电路进行功能仿真。6、将仿真通过的电路下载到实验箱,完善设计效果。,源时钟经过三个不同的分频器,产生三个不同频率的时钟,其中1Hz的时钟用于计时,1000Hz和2000Hz的时钟用于提供报时信号。计时器包括小时计数、分计数、秒计数,其中秒计数变化的频率和1Hz时钟信号的频率是一样的。在时钟运行的过程中有几个时间节点是需要特别注意的:59秒、59分59秒,这两个时刻将会产生进位;23时59分59秒,这个时刻时间将会归零,同时星期加一,只要注意这几个时刻的判断并采取相应的措施便可完成正常的计数。采用同步计数的方法可以有效地避免竞争冒险,使计时更加稳定。清零电路:当清零开关有效时,在计数器中用异步清零的方式使所有数据清零。校时电路:用两个开关分别控制校时和校分,当校时开关有效时,1Hz时钟信号将直接作用于小时计数和分钟计数。报时电路:报时电路的关键在于判断四个时刻,在59分53秒、55秒、57秒时向蜂鸣器输出1000Hz的信号;在59分59秒时向蜂鸣器输出2000Hz的信号。闹铃电路:先进行闹铃时间设置,并将时间保存在锁存器中。在开启闹铃之后,不断地判断时间与设定的时间(小时和分)是否相等,当两者相