基于verilogHDL的数字计时器的设计.docx

基于verilogHDL的数字计时器的设计.docxEDA设计基础实验课程论文题目基于vcrilogIIDL的数字计时器的设计学院 通信与电子工程学院 专业班级 电子08]班 学生姓名 大彬哥 指导教师 人力会 2013年6月12日当前电子系统的设计正朝着速度快,容量大,体积小,质量轻,用电省的方向发展。推动该潮流迅速发展的决定性因素就是使用了现代化的EDA设计工具。本论文先确定了系统的逻辑功能,建立算法流程,选择电路结构,然后确定并设计电路所需的数据处理以及控制模块,在QuartusII上以verilogI1DL为系统逻辑描述方法完成了数字计时器所需的按键输入消抖模块,控制模块,分频模块,计数模块,存储器模块,显示译码模块的设计与顶层设计和引脚分配,并讨论了FPGA设计屮的常见的毛刺及其消除方法以及系统资源优化,利用计算机的强大运算能力在QuartusII上对用VIIDL建模的复杂数字逻辑进行编译,I!动综合地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑行局布线、逻辑仿真,list),根据网表和某种工艺的器件自动生成具体电路,然后生成该工艺条件下这种具体电路的延时模型,并下载到FPGA板上实际验证,通过本设计对数字系统自动化的基本概念、基本原理、特性及实现方法都有了较好的了解和理解,同时锻炼了计算机应用能力和ver订ogHDL语言的编程能力和QuartusII以及MaxplusII的使用能力,本设计圆满完成了用sr订ogI1DL语言设计1/10秒数字计时器并仿真和实际下载到ALTERA公司的CycloneII系列的EP2C8Q208C屮实现。关键词:电子设计I!动化,现场可编程门阵列/复杂可编程逻辑器件,硬件描述语言,数字系统设计。AbstractThecurrentdesignofelectronicsystemsisdevelopingtofastspeed,largecapacity,smallsize,lightweight,,hesystem'slogicfunctions,buildthealgorithmofsystem,andselectthecircuit,pletethekeyinputdebouncemodule,controlmodule,frequencymodules,countermodules,memorymodules,displaydecodingmoduledigitaltimerrequireswithverilogHDLinQuartusII,andfinishthedesignoftop-,logicsimplification,logicpartitioning,logicsynthesisandlogicoptimization,logicboardwiring,logicsimulation,listwhichmeetstherequirementsandcanbeimplementedonthecircuit,listandthedevice,,wehavebetterknowledgeandunderstandingforEDA'oncepts,basicprinciples,characteristicsandmethods,:EDA,FPGA/CPLD,verilogHDL, 第一章引言 01EDA现状 02硬件描述语言 13设计指标 3第2章EDA设计方法及其应用 42描述方法 53实现方法 6第3章设计思想与方案论证 71设计思想 72论证分析 7第4章系统设计 92数字秒表的设计原理 93键输入消抖模块