串行RapidIO高性能嵌入式互连.doc

膃串行RapidIO:高性能嵌入式互连技术肂摘要莇串行RapidIO针对高性能嵌入式系统芯片间和板间互连而设计,它将是未来十几年中嵌入式系统互连的最佳选择。芅本文比较RapidIO和传统互连技术的优点;介绍RapidIO协议架构,包格式,互连拓扑结构以及串行RapidIO物理层规范。介绍串行RapidIO在无线基础设施方面的应用。羃RapidIO与传统嵌入互连方式的比较肃随着高性能嵌入式系统的不断发展,芯片间及板间互连对带宽、成本、灵活性及可靠性的要求越来越高,传统的互连方式,如处理器总线、PCI总线和以太网,都难以满足新的需求。螀处理器总线主要用作外部存储器接口,如德州仪器(TI)C6000系列DSP的外部存储器接口,可支持外接同步SDRAM、SBSRAM及FIFO,也可支持异步SRAM、FLASH等。外部存储器接口也可用作与板内FPGA或ASIC芯片互连,这种情况下,FPGA或ASIC模拟一个DSP支持的存储器接口,DSP则把FPGA或ASIC当作存储器来访问。这类同步接口带宽可达10Gbps,,。然而,这种接口也存在一些局限性:蚄接口管脚多,硬件设计困难。常见的DDR2接口有70~80个管脚;蚃只能用于板内互连,无法用于板间互连;袁不是点对点的对等互连,DSP始终是主设备,其它器件只能做从设备。袈PCI是广泛用于计算机内器件互连的技术。传统PCI技术也采样类似于上述存储器接口的并行总线方式,如TMS320C6455DSP的PCI接口,有32bits数据总线,最高时钟速度为66MHz,共有42个管脚。最新的串行PCIExpress技术采用与串行RapidIO(SRIO,SerialRapidIO)类似的物理层传输技术,使得带宽达到10Gbps左右。但由于其主要的应用仍是计算机,而且为了兼容传统PCI技术,使得它在嵌入式设备方面的应用具有一定的局限性,如不支持点对点对等通信等。众所周知,以太网是使用最广泛的局域网互连技术,它也被扩展应用到嵌入式设备互连,但它的局限性也是显而易见的:莈不支持硬件纠错,软件协议栈开销较大;蒄打包效率低,有效传输带宽因此而减小;羂只支持消息传输模式,不支持对对端设备的直接存储器访问(DMA,ess)。芁针对嵌入式系统的需求以及传统互连方式的局限性,RapidIO标准按如下目标被制定:螇针对嵌入式系统机框内高速互连应用而设计。膄简化协议及流控机制,限制软件复杂度,使得纠错重传机制乃至整个协议栈易于用硬件实现。蝿提高打包效率,减小传输时延。荿减少管脚,降低成本。芇简化交换芯片的实现,避免交换芯片中的包类型解析。袅分层协议结构,支持多种传输模式,支持多种物理层技术,灵活且易于扩展。螁图1展示了RapidIO互连在嵌入式系统中的应用。蒇蚆图1RapidIO在嵌入式系统中的应用蚅表1总结比较了的三种带宽能达到10Gbps的互连技术:以太网,PCIExpress和串行RapidIO,从中可以看出串行RapidIO是最适合高性能嵌入式系统互连的技术。袂表110G级互连技术比较袀 肅软件实现TCP/IP协议栈的以太网莅4xPCIExpress蚀4xSRIO羈备注蒅软件开销膆高蚁中莀低膈SRIO协议栈简单,一般都由硬件实现,软件开销很小蚂硬件纠错重传螂不支持葿支持蚈支持莂 薀传输模式薇消息肇DMA肃DMA,消息蚁 羀拓扑结构蒆任意袃PCI树蚂任意肈SRIO支持直接点对点或通过交换器件实现的各种拓扑结构袆直接点对点对等互连薄支持蒀不支持蒀支持莅SRIO互连双方可对等的发起传输。莄传输距离薁长蕿中肈中肄SRIO针对嵌入式设备内部互连,传输距离一般小于1米薃数据包最大有效载荷长度蚇1500字节蒈4096字节袅256字节莀嵌入式通信系统对实时性要求高,SRIO小包传输可减少传输时延聿打包效率(以传输256字节数据为例)袇79%(TCP包)薅82%蒁92~94%膈打包效率是有效载荷长度与总包长的比率。SRIO支持多种高效包格式。莇串行RapidIO协议芆RapidIO行业协会成立于2000年,其宗旨是为嵌入式系统开发可靠的,高性能,基于包交换的互连技术。RapidIO协议的简要发展历史是:蒃2001年初,最初的标准被发布薀2002年6月,,。、、;、,几乎所有的嵌入式系统芯片及设备供应商都加入了RapidIO行业协会。德州仪器(TI)200