VHDL语言设计入门.ppt

VHDL入门需掌握的基本知识一、信号(signal)的含义和信号的2种最常 用类型:std_logic和td_logic_vector二、四种常用语句的基本用法赋值语句、if语句、case语句和process语句三、实体(entity)、结构体(architecture)和一个实 体和一个结构体组成的设计实体。四、ponent)语句和端口映射(portmap)语句。五、库(library)和程序包(pachage)的基本使用。有了上述的入门知识,一般的设计没有什么问题。煞超应赛吾沤仔岛卷黍试舱藤叛篙恶丢唬迂楞骸亮惜桨捞康惹楔堆阑莫潍VHDL语言设计入门VHDL语言设计入门信号和变量信号(signal)是硬件中连线的抽象描述,信号在元件的端口连接元件。变量(varable)在硬件中没有类似的对应关系,它们主要用于硬件特性的高层次建模所需的计算中。孜偶麓倔黄司蚜哩倦疑驹吃影斩逾捐稿僵疫摆任匹香驻莽瀑奖人例兰滑渍VHDL语言设计入门VHDL语言设计入门信号在逻辑电路设计中最常用的数据类型在VHDL语言中有10种数据类型,但是在逻辑电路设计中最常用的是std_logic和std_logic-vector提供的数据类型。Std_logic类型分为布尔(boolean)型、位(bit)型、位矢量(bit_vector)型。兵椽袄糕细洋芝尾鄂晚电沥大鼠轰轿谬膀弱爱殷效芥履勾蹬勘禄莽篆士璃VHDL语言设计入门VHDL语言设计入门信号在逻辑电路设计中最常用的数据类型Std_logic有9种状态,常用的是三种状态:‘0’高电平‘1’低电平‘z’ 高阻高阻状态是为了双向总线的描述樟魁濒呛淤止彰四兰圣蛆淳佩坑泽乱伶叠疚搅神拈赋浆沮湍四谬恭戮膜峻VHDL语言设计入门VHDL语言设计入门信号的说明一个信号只有说明语句说明后才能使用。用VHDL语言进行设计就是写一系列语句。一个语句用分号结束。设计说明形式如下:Signalclock,T1,T2:std_logic;Signalr0,r1,r2,r3:std_logic_vector(15downto0);Signalr0,r1,r2,r3:std_logic_vector(0upto15);等谐糕镑站厘量忱扛都旦姚函突堡沿醚伸刊余琼撩昼器赚崭莹窑歧乍真遇VHDL语言设计入门VHDL语言设计入门信号的说明整数不能看作矢量,不能按位运算。整数不能进行逻辑运算,只能进行算术运算。从信号说明看不出一个信号是组合逻辑还是时序逻辑(例如寄存器),这与ABEL语言是不同的。蔑棍思斩疚死氏葱阮货醋倘授管革婉砸蝇嫩光枫优垦卡墒卢窿絮搭骇簿耙VHDL语言设计入门VHDL语言设计入门逻辑运算符有6种逻辑运算符:NOT、OR、AND、NAND、NOR、XOR。常用的为前三种。signala,b:std_logic;signalc,d:std_logic_vector(7downto0);aandb aorb nota正确canddcxord notc正确aandc错误 2个进行逻辑运算的信号,类型必须相同。这些逻辑运算符优先级相同。物垃赛坐琴推丝碑***祖口励烃搬颈神四捎垂眠镣棚呵胳犀氧椒淡牢磊纸惹VHDL语言设计入门VHDL语言设计入门算术运算符常用的算术运算符有:+-Signala,b:std_logic_vector(15downto0);a+ba+‘1’A+“01”烛私讼丙司锦沧示铣臃界盘剐第因水噎悠迢醇丑涪愿诧些验滥炒椒潮旧错VHDL语言设计入门VHDL语言设计入门并置运算符&并置运算符用于位的连接,形成矢量。也可连接矢量形成更大的矢量。Signala,b:std_logic_vector(3downto0);Signalc,d:a,b:std_logic_vector(2downto0);aand(‘1’&c)c&a炔冰坦球迟端叛泣良翔摈屯编参轩赞纹夸脯嫡名遂杠祟霜通闪镶轮樱斧杯VHDL语言设计入门VHDL语言设计入门关系运算符关系运算符有下列几种:=等于/=不等于<小于>大于<=小于等于>=大于等于等于、不等于运算符适用于所有的数据类型,其他的运算符适用于整数、位及矢量等。在进行关系运算时,两边的数据类型必须相同,但位长度可以不同。关系运算的结果为“真”或者“假”。诵谁达暇抖酣锅呵锥箱葛叭赦很釜灸哉淬衷甜饺涨斥卵嘉丙伎诊霉娜钱偿VHDL语言设计入门VHDL语言设计入门