VHDL的设计流程.doc

1. 文本编辑: 用任何文本编辑器都可以进行,也可以用专用的HDL编辑环境。  2. 功能仿真: 将文件调入HDL仿真软件进行功能仿真,检查逻辑功能是否正确。  3. 逻辑综合: 将源文件调入逻辑综合软件进行综合,即把语言综合成最简的布尔表达式。 4. 时序仿真: 需要利用在布局布线中获得的精确参数,用仿真软件验证电路的时序。  器件编程: 对使用的元件可以进行编程。秒表设计 一、设计实验目的     在QuartusII软件平台上,熟练运用VHDL语言,完成数字时钟设计的软件编程、编译、综合、仿真,使用EDA实验箱,实现数字秒表的硬件功能。 二、设计实验说明及要求 1、数字秒表主要由:分频器、扫描显示译码器、一百进制计数器、六十进制计数器(或十进制计数器与6进制计数器)、十二进制计数器(或二十四进制计数器)电路组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲,除此之外,数字秒表需有清零控制端,以及启动控制端、保持保持,以便数字时钟能随意停止及启动。 2、数字秒表显示由时(12或24进制任选)、分(60进制)、秒(60进制)、百分之一秒(一百进制)组成,利用扫描显示译码电路在八个数码管显示。 3、能够完成清零、启动、保持(可以使用键盘或拨码开关置数)功能。 4、时、分、秒、百分之一秒显示准确。 三、数字时钟组成及功能 1、分频率器:用来产生100HZ计时脉冲; 2、十二或二十四进制计数器:对时进行计数 3、六十进制计数器:对分和秒进行计数; 4、六进制计数器:分别对秒十位和分十位进行计数; 5、十进制计数器:分别对秒个位和分个位进行计数; 6、扫描显示译码器:完成对7字段数码管显示的控制; 四、系统硬件要求 1、时钟信号为10MHz; 2、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3(根据实验箱上FPGA芯片具体选择); 3、8个7段扫描共阴级数码显示管; 4、按键开关(清零、启动、保持,暂停); 五、设计内容及步骤 1、根据电路持点,用层次设计概念。将此设计任务分成若干模块,规定每一模块的功能和各模块之间的接口,同时加深层次化设计概念; 2、软件的元件管理深层含义,以及模块元件之间的连接概念,对于不同目录下的同一设计,如何熔合; 3、适配划分前后的仿真内容有何不同概念,仿真信号对象有何不同,有更深一步了解。熟悉了CPLD/FPGA设计的调试过程中手段的多样化; 4、按适配划分后的管脚定位,同相关功能块硬件电路接口连线; 5、所有模块尽量采用VHDL语言设计。   新疆大学信息科学与工程学院  六、硬件实现 将时序仿真正确的文件下载到实验箱中的EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3中,通过合适的管脚分配,将相应的管脚连接起来,验证设计是否完成设计要求; 七 、数字秒表的电路逻辑图  运行的程序如下LIBRARY IEEE; USE ; USE ; ENTITY MIAOBIAO IS     PORT (CLK,CLK1,STA,POS,STO,RST: IN STD_LOGIC;           CQ1,CQ2,CQ3,CQ4