AlteraFPGACPLD学习笔记.doc

AlteraFPGA/CPLD学****笔记Xilinx,Altera,Lattice是可编程器件的主要三个生产厂家。最近领导安排叫我学****Altera的FPGA,以前主要接触的Xilinx的东西多一些。所以一上手感觉生疏,特别是QuartusII软件。QuartusII是Altera公司新一代的FPGA/CPLD开发环境。前一代Max+plusII开发环境Altera公司已经不再提供新的版本。所以今后学****还是应用尽可能使用QuartusII。以前Max+plusII的工程文件也可以导入QuartusII中。熟悉MaxplusII的也可以将QuartusII的界面转换成MaxplusII。,实现工艺多为SRAM,也包含Flash,Anti-Fuse等工艺多为乘积项,工艺多为E2CMOS,也包含EEPROM,Flash,Anti-Fuse等不同工艺触发器数量多少FPGA更适合实现时序逻辑,CPLD多用于组合逻辑Pintopin延时不可预测固定对FPGA而言,时序约束和仿真非常重要规模与逻辑复杂度规模大,逻辑复杂度高,新型器件高达千万门级规模小,逻辑复杂度低成本与价格成本高,价格高成本低,价格低编程与配置一般包含2种,***BootRom和通过MCU或DSP等在线编程。多数基本属于RAM型。掉电后程序丢失有两种编程方式,一种是通过编程器烧写ROM,另一种较方便的方式是通过ISP模式。一般为ROM型,掉电后程序不丢失。FPGA掉电后一般将丢失原有逻辑配置,而反熔丝工艺的FPGA,如Actel的某些器件族和目前内嵌Flash或EECMOS的FPGA,如Lattice的XP器件族,可以实现非易失配置方式保密性一般保密性较差好一般的fpga不容易实现加密,但是目前的一些采用flash加sram工艺的新型器件(如littice的xp系列等)在内部嵌入了加载flash,能提供更高的保密性互联结构,连线资源分布式,丰富的布线资源集总式,相对布线资源有限Fpga布线灵活,但是时序更难规划,一般需要通过时序约束,静态时序分析,时序仿真等手段提高并验证时序性能适用的设计类型复杂的时序功能简单的逻辑功能表1-①组合逻辑电路的输出信号只与该时刻的输入信号有关,而与电路原来所处的状态无关。②时序逻辑任何一个时刻的输出状态不仅取决于当时的输入信号,还与电路的原状态有关。时序电路的特点是具有记忆元件(最常见的是触发器),具有反馈通道。包括各类触发器、寄存器、各类计数器和顺序脉冲发生器,各类存储器。。QuartusII对PC机硬件要求较高,尽可能采用高配置的PC机。安装一路next就可以了。主要是破解,一般的配套光盘都有license文件,但需要自己修改HOSTID,也就是你的网卡的物理地址,介绍一下流程。,:\altera\quartus50\bin,将原来的文件覆盖。,:\flexlm中。同时将只读属性去掉。“开始”->运行输入cmd进入dos模式。然后输入i