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单击此处编辑母版标题样式基于VerilogHDL语言的CPLD/FPGA开发流程学****内容基于VerilogHDL语言的CPLD/FPGA开发流程基于VerilogHDL语言的CPLD/FPGA开发流程1基于VerilogHDL的CPLD/FPGA的设计就是利用EDA(ElectricDesignAutomation)开发软件和编程工具对FPGA芯片进行开发的过程,是一种自顶向下的设计理念,如下图所示,包括电路功能设计、设计输入、功能仿真、分析与综合、适配、实现与布局布线、时序仿真及分析、门级仿真与验证、芯片下载等主要步骤。基于VerilogHDL语言的CPLD/FPGA开发流程1基于VerilogHDL语言的CPLD/FPGA开发流程11、电路功能设计:根据系统任务要求(如系统指标等要求),对工作速度和芯片本身的各种资淅、成本等方面进行权衡,选择合理的设计方案和合适的器件类型。再采用自顶向下的设计理念,把系统分成若干个基本单元,再把每个基本单元划分为下一层次的若干个基本单元,一直到直接使用EDA元件库为止。基于VerilogHDL语言的CPLD/FPGA开发流程12、设计输入将电路系统以一定的表达方式输入计算机。通常,使用EDA工具的设计输入常用的方法有硬件描述语言(HDL)和图形输入方法等。图形输入通常包括原理图输入、状态图输入和波形图输入三种方法。波形图输入方法则是将待设计的电路看成是一个黑盒子,只需告诉EDA工具,该黑盒子电路的输入和输出是时序波形图,EDA工具即能据此完成用黑盒子电路的设计。基于VerilogHDL语言的CPLD/FPGA开发流程1原理图输入是EDA设计中图形设计方法最常用的方式,即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。原理图由逻辑器件(符号)和连线构成,图中的逻辑器件可以是EDA软件库中预制的功能模块,如与门、非门、或门、触发器以及各种74系列器件功能的宏功能块,也可以调用由HDL语言编写的程序电路,把该程序电路看成一个电路符号进行调用。基于VerilogHDL语言的CPLD/FPGA开发流程14、综合综合就是将电路的高级语言(如行为描述)转换成低级的,可与FPGA/CPLD的基本结构相映射的网表文件或程序。(整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述,依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合,最终获得门级电路甚至更底层的电路描述网表文件。)基于VerilogHDL语言的CPLD/FPGA开发流程15、适配适配器也称结构综合器,它的功能是将由综合器产生的网表文件配置于指定的目标器件中,使之产生最终的下载文件,如JEDEC,Jam格式的文件。