Verilog-HDL数字设计与综合-夏宇闻译(第二版)课后题答案.docx

--------------------------校验:_____________-----------------------日期:_____________Verilog-HDL数字设计与综合-夏宇闻译(第二版)课后题答案第二章/*1----------------------------------------------*/moduleIS; SCsc1; MEMmem1; Xbarxbar1;endmodule;moduleSC;endmodule;moduleXbar;endmodule;moduleMEM;endmodule;moduleTop; ISis1; endmodule/*2----------------------------------------------*/moduleFA; endmodulemoduleRipple_Add; FAfa0; FAfa1; FAfa2; FAfa3;Endmodule第三章/*1---------------------------------------------------------------*/ a:8b0111_1011 b:16hxxxx c:-2(1010)--取反(1101)----再加一(1110) d:'h1234/*2---------------------------------------------------------------*/ a:正确 b:正确 c:正确 d:正确/*3---------------------------------------------------------------*/a:合法b:合法c:不合法,含有$为延时含义d:标识符组成:字母数字下划线。/*4---------------------------------------------------------------*/ a:wire[7:0]a_in; b:reg[31:0] c:integercount; d:timesnap_shot; e:integerdelays[20]; f:reg[63:0]mem[256]; g:parametercach_size=256;/*5---------------------------------------------------------------*/ a:1010 b:10 c:400第四章/*1-----------------------------------------------------------------------*///模块的基本组成部分有哪些?哪几个部分必须出现? 模块定义已关键字module开始,模块名,端口列表,端口声明和可选的参数声明出现在其他部分的前面,endmodule必须为最后一条语句 1)wire。reg和其他类型的变量的声明 2)数据流语句(assign,连续赋值语句) 3)低层模块实例 4)always和initial块,所有的行为语句都在这些块中 5)任务和函数。 其中module和模块名和endmodule是必不可少的。 /*2----------------------------------------------------------