CMOS组合逻辑门的设计ppt课件.ppt

超大规模集成电路基础2011第6章CMOS组合逻辑门的设计本章重点深入讨论CMOS逻辑系列——静态和动态、传输晶体管、无比和有比逻辑优化逻辑门的面积、速度、(非再生电路)的特点时序电路(再生电路)的特点评价一个逻辑门的设计指标不同的应用会有不同的重点指标Output=f(In)Output=f(In,ircuitOutInState(a)组合电路(b):互补CMOS有比逻辑(伪NMOS和DCVSL):静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合PUN和PDN网络是以相互排斥的方式构成的在稳定状态时输出节点总是一个低阻节点VDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDN……由PMOS管构成上拉网络:每当F(In1,In2,…InN)=1时,它将提供一条在输出和VDD之间的通路由NMOS管构成下拉网络:每当F(In1,In2,…InN)=0时,它将提供一条在输出和GND之间的通路在构成PUN和PDN网络时应当记住以下几点:晶体管可以看成是由其栅信号控制的开关PDN由NMOS器件构成,而PUN由PMOS器件构成。理由是NMOS管产生“强零”而PMOS管产生“强1”(b)利用NMOS和PMOS开关上拉一个节点VDDVDD0PDN0VDDCLCLPUNVDD0VDD-VTnCLVDDVDDVDD|VTp|CLSDSDVGSSSDDVGS(a)利用NMOS和PMOS开关下拉一个节点NMOS逻辑规则:串联器件实现AND操作,并联器件实现OR操作PMOS逻辑规则:串联器件实现NOR操作,并联器件实现NAND操作PUN和PDN是对偶网络互补门在本质上是反相的(NAND,NOR,XNOR)实现一个具有N个输入的逻辑门所需要的晶体管数目为2N(a)串联(b)=VBVGS2=VA–m/m/mPMOSweakerPUN0123012①A,B:0→1②B=1,A:0→1③A=1,B:0→1①代表很强的上拉;②和③的PUN较弱②和③之间的差别主要来自于内部节点int的状态DC电压传输特性与数据输入模式有关噪声容限与输入模式有关()