维特比译码实现.doc

维特比译码实现积编译码盘的设计与实现摘要:本文简要介绍了(2,1,3)卷积码的编译码设计与实现、编码电路可以用FPGA实现。译码采用维特比译码算法,应用高速数字信号处理器TMS320C50,实时完成高速处理任务,核心算法用软件实现。通过对算法进行分解优化,译码速度快。通过加载不同的译码软件可以在同一硬件平台上实现多种信道编译码算法。在工程中具有较高的应用价值和发展远景。关键词:维特比译码卷积码DSP引言对于一般的线性分组码(如循环码、BCH码等),它们的共同特点是:一个码字的监督单元仅与本码组的k位信息码元有关,与其它码字的码元无关。而卷积码的特点在于本组的码元不仅与当有输入的k个信息有关,而且还与前面m个时刻输入的信息有关。卷积码的纠错能力随着m的增加而增大,而差错率随着m的增加而指数下降。在编码效率与设备复杂性相同的前提下,卷积码的性能优于分组码。随着大规模集成电路技术的发展,采用维特比译码的卷积编码技术已成了广泛采用的纠错方案。在本系统中,输入卷积编码器的信息序列是32Kbit/s的比特流,经(2,1,3)卷积编码器成为64Kbit/s的比特流,再经扩频、调制、无线信道、解调、解扩,由卷积译码器经译码判决还原出32Kbit/s的信息序列。实践证明,在该系统中引入卷积编译码,大大提高了数据传输的质量。(2,1,3)卷积码最佳编码器编码方案实现(2,1,3)卷积编码主要有两种方法,其生成多项式分别为:g(1)=(1000)g(2)=(1101)和g(1)=91011)g(1)=(1111)根据梅森(Mason)增益公式分别计算其生成函数:增益公式其中:是修正后状态图中环路增益之和,是两个不相连环路的环路增益乘积在所有不相连环路对上求和,是三个不相连环路的环路增益乘积在所有不相交的三重上求和。Δi恰似Δ那样定义,但它只是和第i个前向路不相连的部分,即当计算Δi时,从图中去掉第I个前向路径上的所有状态以及与这些状态相连的所有分支。计算出两者的生成函数分别为其中X是输出符号中1的个数,Y是输入比特的权重,Z是分支输入比特的持续时间(每一分支在任何时刻都为1。从生成函数的第一项X的幂次可以看出,第一种编码方案(系统码)的自由距离d=4。第二种编码方案(最佳码)的自由距离d=6。因此,我们选择第二种编码方案,它的自由距离最大。(2,1,3)卷积码编码器的实现根据前面的分析可知,(2,1,3)最佳卷积编码器的生成多项式为:g(1)=(1011)g(2)=(1111),这样编码延时可达到最小。编码电路只需要m=3级移位寄存器,n=2个模2加法器以及用于编码器串行输出的多路器就可以了。卷积译码器的设计卷积码的译码方式有三种:维特比译码、序列译码和门限译码。维特比译码具有最佳性能,但硬件实现复杂;门限译码(亦称大数逻辑译码)性能最差,但硬件简单,序列译码在硬件和性能方面介于维特比译码和门限译码之间。考虑到工程的需要和实际情况,需选择造价低、性能好、结构好、体积小、易于更新换代的方法和设计产品。因此选用最佳卷积码译码方式——维特比译码。译码器的实现考虑到维特比译码算法的硬件实现的复杂性和本系统要求对信号进行处理的实时性,我们选用T公司DSP芯片TMS320C50作为译码器的CPU以实现软件译码。TMS320C50是目前