EDA技术与VHDL期末考试试卷.docx

;.EDA技术与VHDL期末考试试卷一、单项选择题:(20分);提供用 VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的 IP核为__________。,在下面对综合的描述中, _________是错误的。D综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;,可与FPGA/CPLD的基本结构相映射的网表文件;为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束;综合可理解为一种映射过程,并且这种映射关系是唯一的,即综合结果是唯一的。、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是__C__。FPGA全称为复杂可编程逻辑器件;FPGA是基于乘积项结构的可编程逻辑器件;基于SRAM的FPGA器件,在每次上电后必须进行一次配置;在Altera公司生产的器件中,MAX7000系列属FPGA结构。,其信号更新是 ___C____。按顺序完成;比变量更快完成;在进程的最后完成;都不对。;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述___________。B器件外部特性;器件的内部功能;器件的综合约束;器件外部特性与内部功能。,其综合结果可实现 ________。. . ,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);指出下列哪些方法是面积优化 _________。B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A.①③⑤B.②③④C.②⑤⑥D. ①④⑥;.';.,__________是不合法的标识符。,请找出以下数字中最大的一个: __________。A2#1111_1110#8#276#10#170#16#E#,哪一个不具有逻辑综合功能: ________。+PlusIIModelSimQuartusIISynplify二、EDA名词解释,写出下列缩写的中文(或者英文)含义:( 14分)LPM参数可定制宏模块库RTL寄存器传输级UART串口(通用异步收发器)ISP在系统编程IEEE电子电气工程师协会ASIC专用集成电路LAB逻辑阵列块三、VHDL程序填空:(10分)LIBRARYIEEE;--8 ;;ENTITYPULSEISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(7DOWNTO0);FOUT:OUTSTD_LOGIC);END;ARCHITECTUREoneOFPULSEISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)