基于.veriloghdl的表决器的设计说明.pdf

--..--学生课程实验报告书实验项目:基于VerilogHDL的表决器的设计12级电通系实验时间::1、熟悉VerilogHDL的编程。2、熟悉七人表决器的工作原理。学号312890姓名3、进一步了解实验系统的硬件结构。实验原理:所谓表决器就是对于一个行为,由多个人投票,如果同意的票数过半,就认为此行为可行;2014--2015学年第2学期否则如果否决的票数过半,则认为此行为无效。七人表决器顾名思义就是由七个人来投票,当同意的票数大于或者等于4时,则认为同意;反之,当否决的票数大于或者等于4时,则认为不同意。实验中用7个按键开关来表示七个人,word可编辑.--..--当对应的按键开关输入为‘1’时,表示此人同意;否则若按键开关输入为‘0’,则表示此人反对。表表6-1端口管脚分配表决的结果用一个LED表示,若表决的结果为同意,则LED被点亮;否则,如果表决的结果为反实验现象与结果对,则LED不会被点亮。同时,数码管上显示通过的票数。当设计文件加载到目标器件后,按实验系统中按键开关模块的键1-键7七位按键开关,如实验内容:果按键开关的值为“1”(即按键开关的开关置于上端,表示此人通过表决)的个数大于或等于四本实验就是利用实验系统中的按键开关模块和LED模块以及数码管模块来实现一个简单的七人时LED模块的D1被点亮,否则D1不被点亮。同时数码管上显示通过表决的人数。表决器的功能。按键开关模块中的键1~键7表示七个人,当按键开关输入为‘1’时,表示对应的实验程序:人投同意票,否则当按键开关输入为‘0’时,表示对应的人投反对票;LED模块中D1表示七人表moduledee5(K,m_Result,LEDAG);决的结果,当LED1点亮时,表示此行为通过表决;否则当LED1熄灭时,表示此行为未通过表决。同时通过的票数在数码管上显示出来。input[7:1]K;实验步骤:原理图步骤与实验一相同outputm_Result;模式选择键”:按动该键能使实验板产生12种不同的实验电路结构。本次实验的output[3:0]LEDAG;模式选择到“5”(红色数码管上显示)。用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与自integeri;己的编程思想一致regm_Result;reg[3:0]LEDAG;reg[2:0]sum;端口名使用模块信号对应FPGA管脚说明K111键always@(K)K2键22beginK3键33七位投票人K4键44的表决器sum=0;K5键55K6键66LEDAG=0;表K7键77for(i=1;i<=7;i=i+1)m_ResultLED模块D111表决结果亮为通过LEDAG0数码管模块139if(K[i])sum=sum+1;LEDAG1数码管模块140表决通过的票数if(sum>=4)LEDAG2数码管模块141beginm_Result=1;LEDAG3数码管模块142word可编辑.--..--if(sum==4)LEDAG=4'b0100;