四路抢答器设计报告.doc

《电子技术基础Ⅲ》项目设计报告
课程名称 电子技术基础Ⅲ
任课教师 周 泽 华
设计题目 四路抢答器
班级 11自动化卓越班
姓名 张 楠 楠
学号 1105031025
成绩
日期 2014年2月28日
一、题目分析
（1）设计一个可以提供四组参赛队进行比赛的电子抢答器。
（2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。
（3）具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。
（4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加10分，答错一次减10分。
（5）具有犯规设置电路。对提前抢答者和超时抢答者，给予鸣喇叭警示，并显示规范组别。
四路抢答器
分
频
器
32位锁存器
7段数码显示
十进制计数器
图1 四路抢答器模块组成
二、设计方案
顶层实体描述
图2 抢答器的封装图

此系统主要有十一个输入端，十三个输出端，对于输入端a、b、c、d分别对应选手1、2、3、4，rst是抢答成功的选手复位和时钟复位，sta是开始键，add是加法控制键，clr是分值清零键；对于输出端，aa、bb、cc、dd分别是选手1、2、3、4的分值显示，xuanshou[3..0]是抢答成功的组别显示，JIFEN[3..0]倒计时的个位，JIFEN5[3..0]是倒计时的十位，ring是蜂鸣器。
模块划分
整个系统主要分为五个模块：抢答鉴别模块、抢答计时模块、抢答计分模块、译码显示模块。

抢答鉴别模块：

图3 抢答鉴别模块的封装
在抢答鉴别电路设计中，A、B、C、D四组抢答，理论上应该有16种可能情况，但实际上由于芯片反应速度快到一定程度时，两组以上同时抢答成功的可能性非常小，因此我们可设计成只有四种情况，这大大简化了电路的设计复杂性。
计分模块：

图4 计分模块的封装
在计分器电路的设计中，按一定数进制进行加减即可，但是随着计数数目的增加，要将计数数目分解成十进制并进行译码显示分变得越来越麻烦。因此为了减少译码显示的麻烦，一般是将一个大的进制数分解成数个十进制以内的时制数，计数器串级连接。但随着位数的增加，电路的接口增加因此本设计采用IF语句从低往高判断是否有进位，以采取相应的操作，而且由于设计要求加减分均为1的倍数故而可以将个位一直设为0，这样既减少了接口，又大大地简化了设计。
计时模块：

图5 计时模块的封装
本系统中的计时器电路既有计时初始值的预置功能，又有减计数功能，功能比较齐全。其中初始值的预置功能是将时间的两位数（单位为秒）分解成两个数分别进行预置，默认时间为60秒倒计时。TA、TB端分别预置两位数值，再经过LDN端确认所置时间，EN端为高电平后开始计时。每个数的预置则采用高电平计数的方式进行，CLK接时钟信号，操作简洁。
4)译码显示模块：

图6 译码显示模块的封装
本译码器用于将抢答鉴别模块抢答成功的组别和计时器的时间进行显示，in4[3..0]端输入需显示的二进制数组，out7[6..0]端输出显示在数码管，显示显示范围为0~9.

图7 抢答器顶层电路图
三、方案实现
各模块仿真描述
图8 抢答鉴别的时序图
1)抢答