基于vhdlhdb3编译码器的设计说明书.doc

基于VHDL的HDB3编译码器的设计
专业： 通信工程
班级： 0801
姓名： 蓝国峰
学号： 0208105123
指导老师： 陈婧
设计时间：2011/12/7-2011/12/21
基于VHDL的HDB3编译码器的设计方案
1 设计流程

可编程逻辑器件的设计过程是利用EDA开发软件和编程工具对器件进行开发的过程。可编程逻辑器件的一般设计流程如图1-1所示，包括设计准备，设计输入，功能仿真，设计处理，时序仿真和器件编程及测试等七个步骤。
图1-1 可编程逻辑器件的一般设计流程
2 HDB3码介绍
HDB3码的编/译码规则
HDB3码的编码规则：
将消息代码变换成AMI码；
检查AMI码中的连0情况，当无4个以上的连0传时，则保持AMI的形式不变；若出现4个或4个以上连0时，则将1后的第4个0变为与前一非0符号（+1或-1）同极性的符号，用V表示（+1记为+V，-1记为-V
检查相邻V符号间的非0符号的个数是否为偶数，若为偶数，则再将当前的V符号的前一非0符号后的第1个0变为+B或-B符号，且B的极性与前一非0符号的极性相反，并使后面的非0符号从V符号开始再交替变化。
举例如下：
代码 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1
HDB3码 +1 0 -1 0 +1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1
V、B -V +B +V
HDB3码的特点如下：
基带信号无直流成分，且只有很小的低频成分；
连0串符号最多只有3个，利于定时信息的提取；
不受信源统计特性的影响。
HDB3码的特点如下：
基带信号无直流成分，且只有很小的低频成分；
连0串符号最多只有3个，利于定时信息的提取；
不受信源统计特性的影响。
HDB3码的译码规则：
HDB3码的译码是编码的逆过程，其译码相对于编码较简单。从其编码原理可知，每一个破坏符号V总是与前一非0符号同极性，因此，从收到的HDB3码序列中，容易识别V符号，同时也肯定V符号及其前面的3个符号必是连0符号，于是可恢复成4个连0码，然后再将所有的-1变成+1后变得到原消息代码。
举例如下：
HDB3码 +1 0 -1 0 +1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1
V符号 -V +V
译码 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1
3 用VHDL语言设计HDB3编码器
设计任务与要求
将一串行输入码流编为HDB3码输出（编码部分）；将一串行输入的HDB3码解码后串行输出(解码部分)。
HDB3编码器实现的基本原理
从编码规则来分析，这个设计的难点之一是如何判决是否应该插“B”，因为这涉及到由现在事件的状态决定过去事件状态的问题。按照实时信号处理的理论，这是没办法实现的。但在实际的电路中，可以考虑用寄存器的方法，首先把信码寄存在寄存器里，同时设置一个计数器计数两个“V”之间“1”的个数，经过4个码元时间后，由一个判偶电路来给寄存器发送是否插“B”的判决信号，从而实现插“B”功能。
即首先完成插“V”工作，接着执行插“B”功能。最后实现单极性变双极性的信号输出。这样做的好处是：输入进来的信号和插“V”、插“B”功能电路中处理的信号都是单极性信号，且需要的寄存器的数目可以少很多。
另外，如何准确识别电路中的“1”、“V”和“B”。因为“V”和“B”符号是人为标识的符号，但在电路中最终的表现形式还是逻辑电平“1”。解决的