（eda）基于vhdl电子时钟设计说明书.doc

二、试验项目名称: 基于 vhdl 语言的数码管时钟设计三、实验目的: 利用 FPGA 开发板上的数码管,晶振等资源设计出能够显示时、分、秒的时钟。四、实验内容及原理: (一) 、综述本实验目标是利用 FPGA 逻辑资源,编程设计实现一个数字电子时钟。实验环境为 fpga 开发板。电路设计采用 VHDL 硬件描述语言编程实现,开发软件为 。(二) 、模块框架设计计数时钟由模为 60的秒计数器模块、模为 60的分计数模块、模为 24的小时计数器模块、此外还有最后的数码管显示模块。 ,实现时钟逻辑功能。 。实质为数码管译码器。(三)、 VHDL 编程与仿真: 1、各个进程模块以下三个 process 分别为分频,进位以及计时进程。分频进程用于统计 CLK 输入信号输出完整的 1秒。进位进程控制 60 进制, 60 进制和 24 进制的进位关系。计时进程用于实现电子时钟的基本计时功能,即每秒均变化。--------------------- 分频部分----------------- process(clk,reset) begin if(reset='0')t<=0; elsif(clk'event and clk='1')t<=cnt+1; t=50000000)then ---- 开发板晶振 50M ,统计到此时为 t<=0; end if; end if; end process; ------------------------------------------------ 进位共包括秒个位向秒十位进位,秒十位向分个位进位,分个位向分十位进位, 分十位向时个位进位,时个位向时十位进位。根据进位规则则可以实现从 0时 0 分 0秒到 23 时 59 分 59 秒之间任意时刻的显示。------------- 各位的进位标志-------------------------- process(clk,reset) begin if reset='0'then jinwei<="000000"; 1 elsif clk'event and clk='1'then if dataout_buf(0)=9 then jinwei(0)<='1'; -----9S 时向秒十位进位------ else jinwei(0)<='0'; end if; if(jinwei(0)='1'and dataout_buf(1)=5)then jinwei(1)<='1'; ------59S 时向分个位进位------- else jinwei(1)<='0'; end if; if(jinwei(1)='1' and dataout_buf(3)=9)then jinwei(2)<='1'; -----9 分且秒十位进位时向分十位进位 else jinwei(2)<='0'; end if; if(jinwei(2)='1' and dataout_buf(4)=5)then jinwei(3)<='1'; ----- 分十位为 5且分个位进位时向时个位进位 else jinwei(3)<='0'; end if; if(jinwei(3)='1' and dataout_buf(6)=9)then jinwei(4)<='1'; ---- 时个位为 9且分十位进位时向时十位进位 else jinwei(4)<='0'; end if; if(jinwei(4)='1' and dataout_buf(6)=2 and dataout_buf(7)=1)then jinwei(5)<='1'; ---- 到 12 时且时个位进位时标记最高标记位 else jinwei(5)<='0'; end if; end if; end process; --------------------------------------------------- 计数进程,其进程逻辑上受分频输出与进位控制,当分频输出变化(即每秒), 秒个位自加,当满足进位条件时,调用进位规则,进行时间的跳转。 2 -------- -------- ---- 计数--------------------- t,reset,dataout_buf,jinwei) begin if(reset='0')then dataout_buf(0)<=0; dataout_buf(1)<=0; dataout_buf(2)<=10; dataout_buf(3)<=0; dataout_buf(4)<=0; dataout_buf(5)<=10; dataout_buf(6)