（参考）用SpectreVerilog进行模数混仿.doc

用 SpectreVerilog 进行模数混仿,以 Sigma-Delta ADC 为例 loghere loghere@ SpectreVerilog 模数混仿, 模拟部分用 Spectre, 数字部分用 Verilog-XL. 所以还需要安装 Cadence LDV 软件, 其内含 Verilog-XL 仿真器. 这里以自行设计的二阶全差分 Sigma-Delta ADC 为例, 详细介绍用 SpectreVerilog 的仿真过程. 所用工艺库为 TSMC ,电源电压: . 1. 准备 Sigma-Delta ADC 分模拟和数字部分两块, 其中模拟部分为调制器, 数字部分为数字滤波器. 如下图. 其中 out 为调制器的输出, 这里是 1位0,1 数据流. 数字滤波器为 Verilog RTL 级代码. Schematic : Symbol : Verilog Code : module DigitalFilter (in2out, out, clk, clr, in); output in2out; output [`wordsize-1:0] out; input clk; input clr; input in; reg in2out; wire clk_half1, clk_half2; …… Endmodule 同时为了直观的观看输出结果, 因此把输出的数字字转化为模拟量, 这里用 Verilog-A 做一个理想的 DA 转换器。因此最好事先用 Spectr e 仿真模拟部分,用 ModelSi m或 Verilog-X L 等仿真数字部分. 这里假定我们已有: 1) 模拟部分的原理图( 包括 Symbol); 2) 数字部分的 Verilog 代码,, 模块名:DigitalFilter(in2out,out,clk, clr,in); 3) 数字部分的 TestBench 代码, , 模块名: DigitalFilter_TB. 下图为最终的系统图: 2. 创建数字模块的 Symbol 1) 新建一个 Cell, View Name 为 symbol, Tool: Composer-Symbol. 2)画 Symbol. 简单地, 画一个矩形框, 添加几个 Lable, 然后添加 Pin. 3)添加 Pin. 左边输入, 右边输出. 对于多位的 pin 可以用如 out<7:0> 的样式作为 pin 的名字. 注意: 与模拟部分相连的多位 Pin 最好不要用一个 pin, 而要用多个. 如下图. 4) 创建对应的 Verilog symbol 编辑器中, Design 菜单->CreatCellView->From CellView. 会弹出的对话框, Tool/Data Type 一栏选择 Verilog-Editor, 则 To View Name 会变为 functional. 点击 OK, 会弹出错误对话框,点 No. 自动弹出 VI 编辑器, 可以看到已经生成 Verilog 代码的空壳. 代码文件的路径在 VI 编辑器的标题栏上. 下面要做的就是把我们的数字模块(不是 TestBench) 的代码填进去. 如果不想用 VI 编辑器, 也可以用其他文本编辑器. 复制代码时最好不要动自动生成的代码. 经测试, 所有代码最好放在一个文件中. 这一步之后,数字部分就会有 functional 和 symbol 两个 View 。这样基于 Verilog 代码的 Symbol 就创建完了. 3. 创建理想 DAC 这里用 Cadence 自动生成的理想 DAC 。同步骤 2 ,首先创建 Symbol ,如下图: 类似步骤 2, Design 菜单->CreatCellView->From CellView. Type 选择 VerilogA-Editor OK ,弹出对话框,可以直接按 OK ,默认设置。弹出新的对话框,选择 Digital to Analog Converter, 然后 Next 。设置位数,电压范围等参数。如下图: Next 之后,会出现 VerilogA 代码,再 Save 和 Finish 。完毕。 4. 创建顶层原理图. 1) 新建步骤1 中所说的顶层 Schemati c 视图, 这里名为 MixSim, 把模拟的 Symbo l 和上面建立的数字块 Symbol 放到新建的原理图中, 并连好线. 模拟块输入端的激励源都要加上. 2) 添加数字块的 Pin. 把数字块中除了和模拟块相连的输入端添加 Pin. 这里的数字块输入端信号与模拟块共用,因此没有输入 Pin 。 5. 创建