四位加减法器设计.docx

西安电子科技大学可编程逻辑器件报告学院:通信工程学院学号: 1401120151 姓名:赵月娇年级:研2班实验 1 :四位加减法器设计 1. 实验任务:设计带借位、进位的 4位二进制减法、加法器。 2. 实验要求:要考虑借位、进位。在软件环境下,编写源文件并用器件实现。 3. 实验过程: (1) 原理分析:多位减加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器,串行进位是将全加器进行级联构成的,这种方式电路会比较简单。本次实验中采用了这种电路设计方法。实际上,V erilog HDL 语言中的加减运算符为程序设计提供了很大的便利,此次实验又采用它实现了加减法器。( 2) V erilog HDL 源文件设计: [1]. 带进位位加法程序设计: module adder4(cout,sum,a,b,clk); input clk; output [3:0] sum; output cout; reg[3:0] sum; reg cout; input[3:0] a; //a3-k4 a1-k1 sum[0]--led4 //input cin; input [3:0] b; always @ (posedge clk) begin {cout,sum}=a+b; end Endmodule [2 ].带进位位减法程序设计: module dec4(cout,err,a); output[3:0] err; output cout; input[3:0] a; reg [3:0] b; initial begin b[0] <= 0; b[1] <= 0; b[2] <= 0; b[3] <= 0; end assign {cout,err}=a-b; endmodule (3) 编译源文件: 在主界面 Process 窗口中双击 plication , 对所编辑的代码进行综合,通过后会出现绿色对号。(4) 管脚的分配: a[0], PIN_88 a[1], PIN_89 a[2], PIN_90 a[3], PIN_91 b[0], PIN_32 b[1], PIN_33 b[2], PIN_30 b[3], PIN_28 sum[0], PIN_84 sum[1], PIN_85 sum[2], PIN_86 sum[3], PIN_87 cin, PIN_23 cout, PIN_110 ( 5) 烧录程序,器件实现: 在主界面中,进入 Tools->Programmer ,在 State 栏出现 PASS ,即说明烧写成功。 4. 实验结果及分析: 1) 用加减法运算符实现:在实验板上可以看到,发光二极管在在按键的控制下输出计算结果,四位二极管实现四位二进制加减法运算结果的表示。综上所述,达到了实验所预定的功能。 5. 实验体会: [1]. 对于硬件描述语言的学****的几点体会: (1)熟悉了 verilog HDL 程序的基本结构。( 2)理解了 Verilog HDL 使用一个或多个模块电路进行建模。其中, 模块代表硬件上的逻辑实体,其范围可以从简单的门到整个大的系统。(3) 在本次实验中用到了行为级描述方式的语句,明白了“ always ”的重复使用,有别于“ initial ”只能执行一次, 主要用于仿真测试而不能用于逻辑综合。同时了解到不同的描述方式在程序中的排列先后次序是任意的。实际上, Verilog HDL 语句有三种描述方式,在模块中可以使用下述三种描述方式的任意一种或几种组合 1)数据流描述方式:在程序中用到的 assign 即是,其中,逻辑表达式右边的变量受到持续的监控,一旦这些变量中的任何一个发生变化,整个表达式就会被重新计算,并将变化值赋予左边的线网变量,对组合逻辑电路使用该方式特别方便。 2) 行为级描述方式: 只有寄存器类型的变量能够在, always, initial 语句中被赋值,且在赋新值以前变量保持不变。所有的 initial 语句和 aways 语句都从 0时刻并行执行。 3)结构型描述方式:结构极建模包括门级建模和分层次建模两种情况,门级建模就是将逻辑逻辑电路图用 verilog HDL 规定的文本语言描述出来。分层次的电路设计通常有自顶向下(Top-Down) 和自底向上( Bottom-Up )的设计方法。实验 2 :序列检测器的设计与实现 1. 实验任务:设计序列检测器。 2. 实验要求:检测器有一个输入端 X ,被检测的信号为二进制序列串行输入,检测器有一个输出端 Z,当二进制序列连续有四个 1时,输出为 1,其余情况均输出为 0。如: X: 1101111110110 , Z: 0000001110000 。 3. 实验过程: (1) 原理分析: 序列检测器可以