高速电路信号完整性透彻分析及pcb设计基础.pptx

高速电路信号完整性分析及PCB设计基础
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内容提要
信号完整性分析的必要性
何谓“高速电路”？
信号上升时间RT与信号带宽BW
信号完整性分析基础
传输线的物理基础
传输线与反射
传输线与串扰
差分对与差分阻抗
高速电路PCB设计基础
当今流行的PCB设计工具简介
电阻、电容的选型及应用
PCB设计要点
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参考书目
《信号完整性分析》Eric Bogatin著，李玉山 译
《高速数字设计》Howard Johnson著，沈立 译
《信号完整性问题和印制电路板设计》刘雷波 译
《高速电路设计实践》王剑宇 编著
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信号完整性分析的必要性
电路设计只存在两类人：
已经遇到信号完整性问题的人
将要遇到信号完整性问题的人
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物理互连的电阻、电容、电感和传输线效应影响了系统性能。Eric将后果归结为四类SI问题：
反射(reflection)；
串扰(crosstalk)；
电源噪声（同步开关SSN、地弹、轨道塌陷）；
电磁干扰(EMI)。
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根据时钟频率ƒclk估算有效带宽BW
BW=5׃clk (GHz) （保守估计）
计算信号有效波长λ：（信号在PCB上的速度：6in/ns）

判断：如果信号传输长度 L≥λ/6 = 1/BW (in)，则可以认为此电路为高速电路！
高速电路的简单判断方法
算例1：时钟频率为50MHz，BW=，则尺寸L大于4in（约10cm）
算例2：时钟频率为20MHz，BW=，则尺寸L大于10in（）
均可认为是高速电路！
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低速信号：集总式思维，认为传输线上各点状态相同，在分析时可被集中成一点；
高速信号：分布式思维，认为传输线上各点状态不同，在分析时应视为不同的多点！
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信号上升时间（RT）
第一种定义为10-90上升时间，即信号从高电平的10%上升到90%所经历的时间。
另一种是20-80上升时间，即信号从高电平的20%上升到80%所经历的时间。
两种都被采用，从IBIS模型中可看到这点。对于同一种波形，自然20-80上升时间要更短。
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信号上升时间RT约为信号周期Tclk的7%
带宽BW（膝频率Fknee）与上升时间RT的关系：
BW = = 5׃clk
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信号的上升边沿越陡峭，上升时间越短，信号的带宽越宽！此处时钟频率虽然只有100MHz，但其有效带宽可能超过500MHz ！
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